В рамках конференции Hot Chips 2026 компания Intel рассказала о технических задачах и целях, стоявших за разработкой мобильных процессоров Core Series 3 (Wildcat Lake). По сути, они представляют собой дешёвый вариант Core Ultra 3 (Panther Lake), на основе которых и были созданы.
Источник изображений: HardwareLuxx / Intel
По словам Intel, при создании Wildcat Lake цель заключалась не в разработке совершенно новой архитектуры, а в выборочном снижении затрат по сравнению с существующей конструкцией без ущерба для функций, важных для массового пользователя. Стратегия основана на трёх столпах: технологии упаковки MCP вместо Foveros, «оптимизации» блоков и платформы, а также узконаправленной инновации в одной технической области — использовании межкристальной шины UCIe.
В серии чипов Core Ultra 3 используется технология Foveros, которая соединяет несколько чиплетов через пассивный базовый кристалл (кремниевый интерпозер). Однако этот подход оказался бы слишком дорогим для процессоров массового сегмента, к которому относятся чипы Wildcat Lake, где ценовые преимущества имеют решающее значение. Поэтому в серии Core Series 3 полностью исключается базовый кристалл и используется органическая многокристальная конструкция (MCP). Это не только снижает сложность чипа, но также снижает затраты на его сборку и потери выхода годных изделий, связанные с многослойной компоновкой Foveros.
Однако переход к MCP не лишён недостатков. Без межсоединительной платы кристаллы процессора обрабатывают значительно меньше сигналов. Кроме того, необходимо заново оптимизировать управление питанием, чтобы в полной мере реализовать преимущества более простой упаковки. Также одним из технических требований было то, что используемые кристаллы должны быть либо монолитными, либо разработанными для MCP/органической упаковки.
Переход к MCP также сказался на физических характеристиках процессоров Wildcat Lake. Если упаковка Foveros в составе чипов Core Ultra Series 3 имеет размеры 50 × 25 × 1,5 мм, то органический MCP-корпус процессоров Core Series 3 уменьшен до 35 × 25 × 1,23 мм. Меньший корпус экономит место на плате, требует меньше интерфейсов ввода/вывода и позволяет регулировать подачу питания — плюс, в корпусе больше нет «мёртвых» контактов.
Для вычислительных кристаллов по-прежнему используется техпроцесс Intel 18A — он обеспечивает более высокую производительность и эффективность ядер CPU и уже применяется в серии Core Ultra 3. Однако для блока интерфейсов ввода-вывода (Thunderbolt, USB 2.0, PCIe) используется техпроцесс TSMC N6, также уже знакомый по серии Core Ultra 3. Технология соединения кристаллов UCIe доступна для всех рассматриваемых техпроцессов (Intel 3, Intel 18A, TSMC N6) и поэтому была очевидным выбором для соединения двух кристаллов в составе Wildcat Lake.
Особенно важным при разработке Wildcat Lake было сохранить подход к использованию разных техпроцессов, которые применяются в процессорах Core Ultra 3, а также использовать чиплетную сборку. Это позволяет сэкономить на валидации, планировании и разработке процессора, одновременно не изменяя пользовательский опыт, например, в плане однопоточной производительности CPU или поддержке USB 2.0.
Поскольку отказ от базового кристалла Foveros потребовал использования новой технологии межкристального соединения, для этих целей была выбрана шина UCIe (Universal Chiplet Interconnect Express). Однако без базового кристалла шаг контактных площадок значительно увеличился — с 36 мкм для Foveros до 110 мкм для UCIe. Это приводит к ряду последствий: для компенсации меньшей плотности выводов требуются более высокие скорости передачи данных (ГТ/с), а площадь, занимаемая под блок интерфейсов ввода-вывода и контроллер, увеличивается. В целом площадь межкристальных соединений в процессорах Core Series 3 примерно на 70 % больше, чем в процессорах Core Ultra Series 3. Intel считает, что этот компромисс оправдан, учитывая экономию на стоимости упаковки MCP.
Чтобы не увеличивать занимаемую площадь, пропускная способность блока ввода-вывода была специально оптимизирована для массового сегмента. Целевой показатель — подключение к твердотельному накопителю PCIe 4.0 со скоростью передачи данных около 12 Гбит/с (16 линий чтения/записи на скорости 8 ГТ/с). Подключение к дисплею также было оптимизировано — с UHBR20 до 4K60 (адаптировано под уровень HDMI/eDP в процессорах Raptor Lake-U) при мощности 16 Вт и скорости 8 ГТ/с. Кроме того, было сокращено количество сигналов боковой полосы (Sideband Signal Count Diet).
Проблемы с протоколом. UCIe упаковывает данные, что приводит к определённой задержке, в то время как более медленные сигналы боковой полосы изначально не были затронуты. Поскольку шина UCIe напрямую интегрирована в протоколы загрузки, отладки, безопасности и отображения, синхронизация между данными и управляющими сигналами была одной из самых сложных задач проверки во всем проекте. В качестве меры предосторожности были внедрены предохранители и опции обеспечения живучести для обеспечения надёжного запуска UCIe.
Управление энергопотреблением. Пакетирование по своей сути увеличивает энергопотребление, поскольку частоты в идеале должны поддерживаться постоянно, чтобы избежать потерь времени ожидания. Особенно важен трафик, связанный с отображением, поскольку он также передаётся через UCIe даже в режиме ожидания, особенно без функции самообновления панели (Panel Self Refresh, PSR). Это представляло наибольшую проблему с точки зрения энергопотребления. В качестве контрмер были введены несколько состояний канала связи и реализована приоритизация QoS для трафика, связанного с отображением.
Целостность сигнала. На высоких частотах UCIe сталкивается с проблемами, связанными с жёсткими допусками по напряжению и частотой ошибок в битах (BER). Изначально Intel рассматривала два варианта напряжения для ввода-вывода: использование выделенного LDO-стабилизатора (более чистый, но более дорогой вариант) или существующей шины питания VCCAON. В итоге от LDO-стабилизатора отказались. Скорость передачи данных была ограничена максимум 8 Гбит/с, без механизмов повторных попыток или прямого исправления ошибок. Вместо этого существуют резервные варианты для снижения частоты – намеренно менее рискованный, хотя и более ресурсоёмкий подход.
По сравнению с Core Ultra Series 3, совокупная вычислительная мощность Wildcat Lake была значительно уменьшена:
В целом эти изменения позволили сократить площадь графического и вычислительного кристаллов на 38 %. Возможности ввода-вывода также были сокращены. Количество портов Thunderbolt/USB4 снизилось с трёх (четырёх с мультиплексированием eDP) до двух, PCIe полностью унифицирован до шести Gen4 (вместо прежних четырёх Gen5 + восемь Gen4), а количество портов USB осталось прежним — два USB3.2 и восемь USB2. Физические интерфейсы PHY для камеры (CSI) были полностью убраны. Количество поддерживаемых аудиоканалов сократилось с четырёх до двух, количество цифровых сигнальных процессоров — с пяти до трёх (но при этом работающих на более высокой частоте), а объём связанной с ними памяти сокращён с 4,6 до 3,0 Мбайт. В целом благодаря оптимизации блока ввода-вывода площадь кристалла уменьшилась на 15 %.
На основе эталонной системы с процессором Core 7 150U (Raptor Lake-U Refresh) была достигнута дополнительная экономия на уровне платформы: переход с 128-битной на 64-битную DRAM позволил уменьшить количество слоёв на печатной плате с 8 до 6, а также скорректировать расположение DRAM и разъёма SODIMM. Для технологии Power Delivery была добавлена дополнительная шина напряжения LP Atom, что позволило увеличить время автономной работы, одновременно повысив максимальное значение тока потребления при полной нагрузке и нагрузочную способность. Модуль Wi-Fi 7 был интегрирован напрямую, как и контроллер PD (встроенный в ретаймер USB).
Серия процессоров Core Series 3 — пример того, как существующая высокопроизводительная архитектура (Panther Lake) может быть переработана для массового сегмента. Благодаря переходу с технологии Foveros на органический корпус MCP, оптимизации вычислительных блоков, блоков графического и нейронного процессоров, блоков ввода-вывода, а также экономии на уровне платформы (урезанный интерфейс DRAM, меньше слоёв печатной платы, встроенные контроллеры Wi-Fi и PD) удалось значительно снизить стоимость. При этом ключевые пользовательские функции были сохранены за счёт повторного использования технологических норм и разделения кристалла на блоки, а также за счёт сохранения однопоточной производительности. Единственным принципиально новым техническим компонентом является межкристальная система межсоединений UCIe, которая компенсирует отказ от базового кристалла Foveros, но при этом требует значительно большего объёма межсоединений (+70 %) и сопряжена с определёнными трудностями в плане синхронизации, энергопотребления и целостности сигнала.
