IBM и Rapidus придумали, как сделать 2-нм чипы производительными или энергоэффективными

Компании IBM и Rapidus для конференции IEDM 2024 подготовили доклад, в котором сообщили о продвижении к массовому производству 2-нм чипов. Партнёры разработали метод выпуска как высокопроизводительных, так и малопотребляющих модификаций 2-нм чипов. Оба техпроцесса полностью управляемы и до конца десятилетия будут реализованы на практике в Японии на заводе компании Rapidus.

Компания IBM начала разрабатывать транзисторы с круговым затвором (GAA, Gate-All-Around) на основе стопки транзисторных каналов из наностраниц более 10 лет назад совместно с компанией Samsung. Затем их пути разошлись. Компания Samsung начала самостоятельно развивать идею GAA-транзисторов, а компания IBM два года назад взяла в партнёры японскую компанию Rapidus, которую создали в качестве японского ответа TSMC. Партнёры стремятся к тому, что с 2027 года Rapidus станет центром мирового контрактного производства полупроводников. Такое вполне возможно, если с TSMC вдруг случится что-то непоправимое, а в Тихоокеанском регионе в ближайшие пять лет может произойти много изменений.

При переходе на выпуск 2-нм транзисторов все производители, включая IBM и Rapidus, отказались от «плавниковых» транзисторов FinFET. Каналы транзисторов вернули из вертикального положения в горизонтальное и представили их в виде нескольких уровней нанопроводов или наностраниц, расположенных друг над другом в рамках одного транзистора. Каналы получились в виде наноструктур, полностью окружённых затворами. Это позволило сохранить рабочие токи, хотя сами транзисторы стали ещё мельче.

Перед компаниями стояла задача массового производства маленьких транзисторов, так, чтобы отдельные компоненты не загрязнялись материалами, предназначенными для других. Компании IBM и Rapidus во многом справились с этой проблемой, а также показали возможность выпускать GAA-транзисторы с несколькими пороговыми напряжениями в каналах: с высокими для малопотребляющей электроники и с низкими для высокопроизводительной.

На конференции IEDM 2024 IBM и Rapidus представили технологию выборочного уменьшения слоя (selective layer reductions) — пространства между полупроводниковыми каналами n-типа и p-типа. В зависимости от толщины этого пространства пороговое напряжение будет изменяться от большего к меньшему. Толщина задаётся на этапе производства транзисторов и определяет, каким будет чип — производительным или энергоэффективным. Партнёры представили два варианта техпроцесса: SLR1 и SLR2. Техпроцесс SLR1 обеспечивает высокое значение порогового напряжения, а SLR2 — низкое.

Также компании IBM и Rapidus смогли значительно снизить загрязнение изолирующей подложки под транзисторами ионами в процессе плазменной обработки чипов в процессе производства — травления.

Кадзуюки Томида (Kazuyuki Tomida), генеральный менеджер Rapidus US, также отметил: «Технология Multi-Vt [мультипороговых напряжений] является важнейшим компонентом нашей архитектуры наностраниц. Совместная публикация этого исследовательского документа с IBM Research на конференции IEDM представляет собой важную веху для Rapidus. Это достижение укрепляет нашу уверенность в реализации нашей цели — производстве на Хоккайдо на нашем передовом полупроводниковом заводе IIM».