Теги → sram
Быстрый переход

Imec доказал эффективность памяти SST-MRAM для разделяемой кеш-памяти

На конференции 2018 IEEE International Electron Devices Meeting (IEDM) представители бельгийского исследовательского центра Imec продемонстрировали доказательство эффективности магниторезистивной памяти SST-MRAM для использования в качестве разделяемой кеш-памяти вместо традиционной памяти SRAM. Для этого была разработана модель массива SST-MRAM и выпущен опытный чип, на котором были проведены все необходимые измерения.

Следует отметить, что опытный массив памяти SST-MRAM выпущен с использованием 5-нм техпроцесса. Для производства был использован 193-нм сканер и однопроходная иммерсионная литография (с погружением в жидкость). Тем самым разработчики доказали, что процесс производства массива кеш-памяти SST-MRAM с технологическими нормами 5 нм может быть достаточно недорогим.

Сначала с помощью расчёта, а затем путём замеров был составлен график зависимости потребления массива кеш-памяти SST-MRAM и SRAM в зависимости от объёма памяти. Выяснилось, что в случае ёмкость 0,4 Мбайт память SST-MRAM становится эффективнее памяти SRAM в режимах чтения, а при наборе ёмкости 5 Мбайт потребление в режиме записи памяти SRAM начинает превышать потребления в режиме записи памяти SST-MRAM. Это означает, что в техпроцессах 5 нм память SST-MRAM невыгодно использовать для кеш-памяти первого и второго уровней, тогда как для кеш-памяти третьего уровня, обычно разделяемой, это эффективная замена SRAM. К тому же память SST-MRAM является энергонезависимой, что добавляет ей очков при сравнении с обычной оперативной памятью.

Остаётся напомнить, что ячейка памяти SST-MRAM представляет собой бутерброд из диэлектрика, заключённого между двумя слоями с намагниченностью: одну с фиксированной, а вторую — с переменной. В зависимости от поляризации тока свободный слой меняет направление намагниченности благодаря движению через него электронов с заданным вращающим моментом. Использование SST-MRAM вместо SRAM решает также другую задачу — это увеличения плотности ячеек памяти. Эксперимент показал, что в рамках 5-нм техпроцесса ячейка SST-MRAM занимает примерно 43,3 % от площади ячейки SRAM.

Уплотняем кеш-память: создана самая маленькая в мире ячейка SRAM

Традиционно массив памяти SRAM в составе процессоров занимает приличную площадь (как правило, для кеш-памяти первых трёх уровней). Его сложно уменьшить, поскольку каждая ячейка SRAM содержит до шести транзисторов. Память SRAM должна быть максимально производительной и, поэтому, опирается на логику, а не на заряд в конденсаторе, как обычная память DRAM. Всё это также создаёт проблемы с масштабированием ячейки SRAM при переходе на более мелкие технологические нормы производства. Новые техпроцессы, кстати, всегда начинают испытывать с выпуска массивов SRAM. Если это получается, то затем переходят к опытному выпуску процессорной логики.

Компьютерное и реальное представление вертикальных транзисторных каналов-коллон и сравнительные площади ячеек SRAM от разных производителей (Imec)

Компьютерное и реальное представление вертикальных транзисторных каналов-колонн и сравнительные площади ячеек SRAM от разных производителей (Imec)

На сегодня самой маленькой ячейкой SRAM могла похвастаться компания Samsung. По этому параметру она обогнала компанию Intel. Как мы сообщали, Samsung представила 6-транзисторную ячейку SRAM площадью 0,026 мкм2. Для выпуска 256-Мбит массива опытной памяти был использован 7-нм техпроцесс Samsung 7LPP с частичным использованием EUV-сканеров. Через несколько месяцев этот техпроцесс будет запущен в коммерческих масштабах. Выпустить ячейку SRAM ещё меньшей площади сумели бельгийский центр разработок Imec и стартап Unisantis. Пусть вас не смущает упоминание стартапа. Главным технологом и директором компании Unisantis является изобретатель NAND-флеш Фудзио Масуока (Fujio Masuoka). В своё время он даже получил за это награду европейского уровня Economist Awards.

Компания Unisantis и Imec создали 6-транзистрную структуру ячейки SRAM площадью не более 0,0205 мкм2. Для этого разработчики отказались от горизонтальных транзисторных структур типа FinFET (вертикальные рёбра каналов, окружённые затворами с трёх сторон) и создали вертикальные транзисторные каналы в виде колонн, полностью окружённые затворами (SGT, Surrounding Gate Transistor). Это одна из разновидностей кольцевых или охватывающих затворов GAA (Gate-All-Around). Компания Samsung, к примеру, начнёт использовать подобные затворы в 2021 году при переходе на 3-нм техпроцесс. Центр Imec и Unisantis разработали технологию SGT для выпуска SRAM с техпроцессом 5 нм. Проще говоря, партнёры предлагают начать уплотнять SRAM уже через год или два.

Опытные стркутуры SGT с минимальным шагом 50 нм для кажой колонны-канала (Imec)

Опытные структуры SGT с минимальным шагом 50 нм для каждой колонны-канала (Imec)

Переход с горизонтальных структур на вертикальные колонны транзисторных каналов позволит снизить площадь массивов SRAM на 20–30 %. Продемонстрированный образец, например, показал уменьшение площади массива на 24 %. Если для выпуска «колонновидной» SRAM использовать EUV-литографию, то за счёт снижения циклов обработки пластин стоимость производства вертикальных каналов окажется такой же, как и каналов FinFET. При этом вертикальные каналы SGT обеспечат меньшие токовые утечки и лучшую стабильность параметров транзисторов, а также устранят проблему дальнейшего снижения масштаба. Единственным недостатком SGT структур может считаться их недостаточная производительность для использования в логических элементах (по токовым характеристикам SGT примерно втрое хуже FinFET). Но это не мешает SGT структурам идеально подходить для производства DRAM, SRAM и NAND.

Samsung обошла Intel по технологичности производства массивов SRAM

На конференции Solid-State Circuits Conference 2018 (ISSCC) представители компании Intel подтвердили продолжение действия закона Мура, показав рост плотности транзисторов по мере снижения масштаба техпроцесса. При переходе с 14-нм техпроцесса на 10-нм размеры ячейки памяти SRAM уменьшились: до 0,0312 мкм2 для высокоплотной версии техпроцесс и 0,0367 мкм2 для низковольтной версии (подробнее см. в сводной таблице ниже).

Для производства 10-нм решений компания Intel использует иммерсионную литографию и 193-нм сканеры. Компания Samsung, как уже известно, первой начнёт коммерческую эксплуатацию EUV-сканеров с длиной волны 13,5 нм, что произойдёт во второй половине текущего года. После доклада Intel на ISSCC 2018 представитель Samsung рассказал об опытном производстве полностью рабочих 7-нм 256-Мбит  массивов SRAM с использованием EUV-сканеров. Размеры 6-транзисторрной ячейки SRAM в версии Samsung оказались равны 0,026 мкм2.

EUV-сканер компании ASML

EUV-сканер компании ASML

По словам представителя Intel, компания Samsung по технологичности производства полупроводников опередила её «в пределах каких-то 15 %». Однако аналитики заметили, что Intel впервые публично призналась в том, что по совершенству производства она идёт за кем-то следом. Это сам по себе знаковый факт.

Также в Samsung сообщили, что смогли на 75 % снизить сопротивление разрядной шины, что обычно является вызовом для проектировщиков. Ещё одним положительным моментом стало снижение на 20 % нестабильности при установке минимальных рабочих напряжений. Наконец, использование EUV-проекции дало больше простора проектировщикам для маневрирования количеством сквозных металлизированных соединений (скорее всего, речь об увеличении числа сквозных соединений, что упрощает горизонтальную разводку). Всего для производства 256-Мбит массива SRAM компания использовала EUV-проекцию для 3–4 рабочих слоёв.

Опытный массив SRAM Samsung ёмкостью 256 Мбит, техпроцесс 7 нмс использованием EUV-литографии

Опытный массив SRAM Samsung ёмкостью 256 Мбит, техпроцесс 7 нм с использованием EUV-литографии

В связи с успехами Samsung по внедрению EUV-литографии нелишне вспомнить о компании TSMC. Тайваньский контрактник на конференции рассказал о 7-нм трансляторе для кеш-памяти L1, рабочая частота которого составляла 4,4 ГГц. Для сравнения, частоты трансляторов кеш-памяти L1, выполненные с использованием 16-нм техпроцесса, доходят до 3 ГГц. Подобный рост производительности при переходе на 7-нм техпроцесс несомненно понравится как разработчикам SoC для смартфонов, так и проектировщикам CPU и ускорителей вычислений.

Microchip создала чипы SRAM с автоматическим резервированием данных

Многие микроконтроллеры содержат как энергозависимую память SRAM, так и блоки флеш-памяти или EEPROM для хранения данных, требующих энергонезависимости. Texas Instruments и некоторые другие производители поставляют контроллеры с интегрированной памятью типа FRAM (Ferroelectric Random Access Memory), а также и отдельные чипы FRAM, чья производительность близка к SRAM, но при этом такая память энергонезависима и практически не изнашивается.

Недостаток у FRAM только один — она существенно дороже комбинации SRAM + EEPROM. Память типа SRAM потребляет очень мало и отлично подходит для задач, где критическим фактором является энергопотребление. Обычно это различные безбатарейные датчики, сенсоры, сети сбора данных и так далее. Но при потере питания данные из SRAM пропадают. Компания Microchip разработала чип EERAM, в котором, казалось бы, применено классическое сочетание SRAM + EEPROM.

Суть, однако, в том, что EEPROM используется лишь для аварийного резервирования данных при пропадании питания или понижении напряжения ниже порогового уровня. Ёмкость чипов невелика, от 4 до 16 Кбит, чего достаточно для данной сферы применений, и применение простейшего конденсатора даёт достаточно времени для того, чтобы содержимое SRAM автоматически записалось в EEPROM. При восстановлении питания происходит обратный процесс. Интерфейс стандартный — I2C, диапазон рабочих температур простирается от -40 до +125 градусов Цельсия. Да, чипы FRAM имеют большую ёмкость (до 1 Мбит), но EERAM можно заказать в партиях от 5 тыс штук по цене всего около 50 центов за восьмиконтактный корпус. Используются корпуса трёх типов, по выбору заказчика.

TSMC демонстрирует первые функциональные 7-нм микросхемы

Taiwan Semiconductor Manufacturing Co. продемонстрировала первые функционирующие микросхемы, произведённые по технологическому процессу 7 нм. Компания не раскрывает большого количества подробностей о техпроцессе, который будет использован для производства микросхем через несколько лет, но даёт понять, что ей не придётся существенно модернизировать производственные комплексы для соответствующей технологии.

«Мы очень рады сообщить вам, что продемонстрировали в полной мере работоспособные микросхемы SRAM, произведённые по 7-нм техпроцессу», — сказал Марк Ли (Mark Liu), президент и один из генеральных директоров TSMC, в ходе телеконференции с инвесторами и финансовыми аналитиками.

300-мм кремниевая подложка с микросхемами TSMC

300-мм кремниевая подложка с микросхемами TSMC

Компания TSMC не раскрывает подробностей о своём технологическом процессе 7 нм, но даёт понять, что переход на последний не потребует существенных затрат капитала. В частности, сообщается, что используемое для производства 10-нм чипов оборудование будет на 90 % переиспользовано для производства 7-нм микросхем.

Разработка 7-нм технологического процесса продолжается, а потому TSMC не раскрывает существенных подробностей о нём. Достоверно известно, что новая технология поможет увеличить тактовые частоты микросхем, снизить их энергопотребление и увеличить плотность транзисторов. Судя по всему, 7-нм технологический процесс продолжит использовать транзисторы с вертикально расположенным затвором (fin-shaped field-effect transistor, FinFET).

«7-нм технология будет полностью использовать опыт, полученный при производстве 10-нм чипов», — сказал господин Ли. «В разработке 7-нм технологии достигнут существенный прогресс. Миграция с 10 нм до 7 нм обеспечит значительное улучшение в производительности, энергопотреблении и плотности [упаковки транзисторов]».

В производственном комплексе Fab 14

В производственном комплексе TSMC Fab 14

TSMC не уточняет, как можно использовать опыт, полученный при использовании технологии 10 нм для техпроцесса 7 нм при условии, что последняя не будет использовать технологии межблочных соединений BEOL (back-end-of-line), разработанных для предшествующего техпроцесса. Впрочем, учитывая, что для производства 7 нм и 10 нм микросхем будет использован один и тот же набор оборудования, очевидно, что компания будет иметь отличное понимание об особенностях инструментов производства, например, новейших сканеров ASML Twinscan NXT: 1980Di.

TSMC не называет точных сроков начала производства 7-нм микросхем, однако есть основания полагать, что компания планирует предложить 7-нм технологический процесс клиентам в 2018 или 2019 году.

Кеш Toshiba на основе STT-MRAM на 80 % экономичнее SRAM

Несмотря на то, что конференция ISSCC 2015 закончилась ещё на прошлой неделе, компания Toshiba только сейчас опубликовала сообщение о разработке новой схемы STT-MRAM, которая была представлена в ходе одного из докладов.

House of Japan

House of Japan

Как утверждается, предложенная технология по энергопотреблению на 80 % экономичнее традиционной SRAM-памяти. При этом время доступа составляет всего 3,3 нс. STT-MRAM Toshiba является самой энергоэффективной среди всех типов встраиваемой памяти.

House of Japan

House of Japan

В последние годы рынок SoC развивается бурными темпами. Двигателем отрасли является растущий спрос на чипы для Интернета вещей, носимой электроники, смартфонов, облачных дата-центров. В этих приложениях ёмкость SRAM-памяти ощутимо увеличилась, соответственно возросли и требования к энергоэффективности. Одной из проблем SRAM являются токи утечки, которые неизбежно возникают и приводят к сравнительно большим потерям энергии. На днях мы уже упоминали об уникальном чипе для Интернета вещей с мощностью утечки всего 400 пиковатт. Toshiba, в свою очередь, считает перспективным решением проблемы использование в качестве кеша энергонезависимой памяти, такой как STT-MRAM. Но периферийные управляющие схемы также потребляют сравнительно большую мощность, поэтому даже при использовании экономичной памяти проблема энергоэффективности всей системы кеш-памяти в целом остаётся актуальной.

Для решения данной задачи компания разработала схему с высокоскоростным переключением между активным и выключенным состояниями (длительность перехода составляет менее 100 нс). Дальнейшие усовершенствования позволили ещё больше сократить потребляемую мощность в процессе чтения и записи данных.

Конечной целью проекта является создание таких схем, которые позволят сократить общую потребляемую мощность чипов на 90 %. Toshiba надеется завершить свою разработку уже в текущем финансовом году.

Renesas применила технологию 16nm FinFET при изготовлении памяти SRAM

Компания Renesas Electronics объявила о создании новых микрочипов памяти SRAM, рассчитанных на использование в автомобильной сфере.

SRAM — статическая память с произвольным доступом, применяющаяся в микроконтроллерах и ПЛИС, в которых объём ОЗУ невелик, но требуется низкое энергопотребление. Преимуществом SRAM является то, что доступ к любой ячейке памяти в любой момент занимает одно и то же время. При этом микросхемы SRAM являются энергозависимыми.

Новые чипы SRAM, созданные специалистами Renesas, будут производиться по 16-нанометровой технологии с применением транзисторов с объёмной структурой FinFET. Благодаря использованию FinFET-совместимой схемотехники, удалось добиться высокого быстродействия при низком энергопотреблении.

Новые микрочипы функционируют при напряжении питания 0,7 В, а заявленное время отклика составляет 641 пикосекунду.

SRAM-чипы, выполненные по методике 16nm FinFET, будут применяться в качестве кеша в процессорных ядрах и блоках обработки изображений в автомобильных навигаторах нового поколения, бортовых информационно-развлекательных комплексах и системах анализа информации от датчиков и камер. 

Toshiba XLL SRAM: память с рекордно низкими токами утечки

Японская компания Toshiba Corporation заявила о разработке микросхем памяти типа SRAM, которые отличаются сверхнизкими токами утечки и, соответственно, высокой энергоэффективностью. Чипы XLL SRAM (eXtremely Low Leakage) выполнены на основе 65-нм техпроцесса и нацелены на использование в качестве высокоскоростной памяти в микроконтроллерах малой мощности. Новинки обеспечивают очень быстрый переход микроконтроллеров с глубокого спящего режима в активный.

toshiba.co.jp

toshiba.co.jp

Свою разработку Toshiba продемонстрировала в рамках конференции 2014 IEEE International Solid-State Circuits Conference. Чипы XLL SRAM предлагают новый уровень энергоэффективности, что позволит применять их в носимой электронике и других портативных приборах. Проблема токов утечки в маломощных микроконтроллерах остаётся одной из самых трудноразрешимых на сегодняшний день, и компании Toshiba, как утверждается, удалось существенно продвинуться в её решении. Из-за больших токов утечки традиционные SRAM-чипы при переходе в экономичные режимы быстро теряют записанную информацию. В глубоком спящем режиме типичный микроконтроллер потребляет ток менее 1 мкА. Для того, чтобы информация сохранялась, требуется ток гораздо больше 1 мкА. Иногда SRAM для этих целей заменяют FRAM-памятью, но она намного медленнее и потребляет больше энергии в активном режиме.

buffy.eecs.berkeley.edu

buffy.eecs.berkeley.edu

XLL SRAM характеризуется токами утечки в тысячу раз меньшими по сравнению с традиционной SRAM (27 фемтоампер). На одном заряде батареи такая память способна хранить данные объёмом 100 Кбайт более десяти лет. Время доступа к данным в XLL SRAM составляет всего 7 нс.

Продукты с использованием новинки появятся уже в текущем году.

TSMC рассказала о SRAM-памяти с самыми маленькими в отрасли ячейками

Компания TSMC предоставила некоторые подробности о своей новой микросхеме SRAM ёмкостью 112 Мбит. Чип выпущен с использованием 20-нм техпроцесса и технологии металлических затворов и High-K диэлектриков (HKMG).

Площадь одной ячейки памяти составляет 0,081 мкм2. Это самое маленькое значение в отрасли, утверждают разработчики. Для сравнения, в прошлом году компания Intel представила 22-нм чип SRAM с площадью ячейки 0,092 мкм2. Площадь всей микросхемы TSMC составляет 40,3 мм2.

Габариты ячейки удалось уменьшить на 40% (по сравнению с чипами TSMC предыдущего поколения) благодаря переходу с 28- на 20-нм техпроцесс. Кроме того, использование передовых схемных решений, которые играют вспомогательную роль в операциях чтения/записи (RWA, read-write-assist), позволило уменьшить напряжение питания ядра с 1 до 0,95 В.

Материалы по теме:

Источник:

Toshiba снизила энергопотребление SRAM

Компания Toshiba представила новую технологию встраиваемой памяти типа SRAM, которая нацелена на использование в мобильных телефонах, смартфонах и других мобильных продуктах. Разработка японского производителя позволяет снизить потребляемую мощность в активном рабочем режиме на 27%. При этом потребляемая мощность в режиме простоя снижается на 85% по сравнению с типичными решениями.

Новая технология использует так называемый «калькулятор мощности битовых линий» (bit line power calculator, BLPC) и схему DCRC (digitally controllable retention circuit, DCRC). Механизм BLPC отвечает за снижение энергопотребления в активном режиме, а DCRC — в режиме простоя. Детали технологии производитель в своём пресс-релизе не уточнил.

Свою разработку Toshiba представила на конференции 2013 International Solid-State Circuit Conference (ISSCC).

Материалы по теме:

Источник:

Японцы создали энергонезависимую память, способную заменить SRAM

Исследователям из японского Университета Тохоку (Tohoku University) удалось разработать первую в мире встраиваемую память, которая способна передавать данные также быстро, как и современные SRAM-чипы, и при этом является энергонезависимой. Это стало возможным благодаря объединению технологии магнитного туннельного перехода (MTJ — magnet tunnel junction), активно исследуемой в Университете Тохоку, и передовых полупроводниковых технологий, которые предоставила компания NEC в рамках академически-промышленного альянса.

MJT-структура включает два тонких слоя магнитных материалов, разделенных ещё более тонкой диэлектрической плёнкой. Значение электрического тока, который проходит сквозь «бутерброд», меняется в зависимости от относительного направления спинов в двух магнитных материалах. Переключение между двумя разными состояниями (одним с высоким сопротивлением и одним с низким) осуществляется путём подачи напряжения между магнитными слоями. При этом данное состояние сохраняется даже после прекращения подачи напряжения.

Современные микросхемы высокой степени интеграции отличаются высокими токами утечки, что приводит к снижению энергоэффективности. Разработанный 1-Мбит чип энергонезависимой встраиваемой памяти отличается низким энергопотреблением и в будущем может заменить широко распространённую SRAM-технологию. Опытный образец создан на основе 90-нм КМОП-техпроцесса. В режиме ожидания он потребляет 0 Вт мощности.

К достоинствам своей разработки исследователи относят также более высокую плотность памяти. Традиционная SRAM-ячейка включает шесть транзисторов. Чип с MJT-технологией использует четырёхтранзисторные ячейки. Более подробно об изобретении будет рассказано в рамках конференции VLSI Technology, которая проходит с 12 по 15 июня в США.

Материалы по теме:

Источник:

IBM, AMD и Toshiba создали самую маленькую ячейку SRAM

На прошедшей в Сан-Франциско (штат Калифорния) международной конференции по электронным устройствам 2008 IEEE International Electron Devices Meeting компании Toshiba Corporation, IBM и AMD представили общественности свою новейшую совместную разработку - самый миниатюрный в отрасли функционирующий модуль SRAM-памяти на полевых транзисторах так называемого «плавникового» типа (fin-shaped Field Effect Transistor, FinFET). Площадь новинки составляет всего 0,128 квадратных микрон. По утверждению разработчиков, ячейка памяти, разработанная с применением полупроводниковой технологии HKMG (High-K/Metal Gate), обладает рядом преимуществ перед элементами на базе планарных («плоских») полевых транзисторов. Более миниатюрные элементы SRAM могут способствовать появлению меньших по размеру и более быстрых процессоров, которые, к тому же, потребляют меньше электроэнергии. Новый интегрированный элемент SRAM более чем на 50% меньше своего предыдущего аналога, площадь которого составляла 0,274 квадратных микрона. Для достижения этого результата объединенная группа исследователей оптимизировала технологические процессы, особенно в части формирования, смещения и удаления слоев материалов, в том числе слоев HKMG в вертикальных плоскостях непланарной FinFET-структуры. Производители интегральных схем при создании элементов SRAM с использованием обычных планарных транзисторов, как правило, корректируют свойства материалов путем добавления различных примесей или присадок, делая это с конечной целью уменьшения размеров транзисторов. Данная методика, однако, создает нежелательную изменчивость характеристик и ухудшает стабильность работы SRAM. Этот эффект становится особо критичным при применении 22-нанометровых (и более «тонких») норм технологического процесса изготовления чипов. Использование FinFET-транзисторов – вертикальных полевых транзисторов «плавникового» типа с нелегированными (не содержащими добавок) кремниевыми каналами – является альтернативным подходом, позволяющим добиться уменьшения площади элементов памяти SRAM с минимальным изменением характеристик. Исследователи изучили эффект случайного варьирования свойств FinFET-транзисторов в сверхминиатюрных элементах SRAM. В ходе экспериментов было установлено, что стабильность характеристик FinFET-транзисторов без легирования каналов улучшается на 28%. При моделировании ячеек SRAM с площадью 0,063 квадратных микрона, что эквивалентно 22-нанометровым электронным цепям, полученные результаты показали, что элементы памяти FinFET SRAM потенциально обладают значительным преимуществом с точки зрения стабильности работы по сравнению с существующими элементами SRAM на базе планарных FET-транзисторов. Компании Toshiba, IBM и AMD позиционируют свою новую технологию как весьма перспективную транзисторную структуру для модулей памяти SRAM, изготавливаемых с применением 22-нанометровых (и ниже) технологических норм.
FinFET SRAM
Материалы по теме: - Intel раскроет подробности своих 32-нм микросхем;
- Микросхемы памяти тормозят рынок полупроводниковых устройств.

Intel раскроет подробности своих 32-нм микросхем

На грядущей конференции IEEE International Electron Devices Meeting (IEDM), по традиции, одним из главных докладчиков станет компания Intel, представители которой планируют раскрыть детали своего 32-нм технологического процесса для изготовления высокопроизводительных микропроцессоров. Согласно предварительной информации, разработчикам компании удалось создать тестовую интегральную микросхему статической SRAM-памяти емкостью 291 Мбит, причем площадь ячейки составляет 0,171 кв. мкм. При этом конструкция устройства составляет примерно 2 млрд транзисторов. Микросхема функционирует на частоте 3,8 ГГц при рабочем напряжении 1,1 Вольт.
SRAM
Для изготовления интегральных микросхем по 32-нм технологическому процессу разработчики рассчитывают использовать иммерсионную литографию, причем соответствующее оборудование будет приобретаться у японской компании Nikon. Помимо этого используются такие технологии, как технология изготовления затворов с использованием металлических материалов и high-k-материалов, формирование многослойных диэлектрических структур и пр. Среди остальных докладов есть не менее интересные темы, например, технология изготовления CMOS-микросхем с интегрированными RF-элементами с применением транзисторов на основе фосфида индия, разработанная сотрудниками исследовательской лаборатории HRL Laboratories . Главное преимущество такого подхода – повышение скоростных показателей микросхем, по сравнению с традиционными кремниевыми устройствами, однако их существенным недостатком является сложность в изготовлении и высокая стоимость, по сравнению с кремниевыми аналогами. Интересным обещает быть и доклад сотрудников Университета Тохоку (Tohoku University), в котором будет затронута тема применения элементов на основе магнитного туннельного перехода для создания блоков хранения информации в микропроцессорах с 3D-структурой высокой плотности. Напоследок отметим, что ежегодная, 54-ая по счету, конференция IEDM пройдет с 15 по 17 декабря в Сан-Франциско. Материалы по теме: - TSMC делает ставку на 28-нм техпроцесс;
- NEC присоединилась к альянсу IBM по проектированию чипов.

IBM: 32-нм чипы будут быстрыми и дешевыми

Компания IBM начала рабочую неделю с объявления о разработке собственной технологии производства 32-нм микросхем, призванной сделать полупроводниковые решения следующего поколения не только быстрее, но и проще в производстве. Представленная технология, получившая название "high-k/gate-first", является вариантом хорошо известного способа борьбы с утечками тока путем изготовления затвора транзисторов не из кремния, а из металла с высокой диэлектрической постоянной (high-k).
32-нм чип от IBM
В разработке новой технологии приняли участие партнеры IBM: AMD, Chartered Semiconductor Manufacturing, Freescale, Infineon и Samsung. Согласно заявлению разработчиков технология "high-k/gate-first" предлагает производителям сфокусироваться в первую очередь на производстве наиболее сложных элементов схемы, что позволит им добиться "не только уменьшения размеров чипа по сравнению с 45-нм аналогами, но и заметно упростить процесс миграции производства на 32-нм технологические нормы". Последнее утверждение, по-видимому, должно немного поднять настроение производителям, которое заметно ухудшилось после выхода недавнего аналитического отчета агентства Gartner. Напомним, что по оценкам специалистов агентства, разработка одной 32-нм микросхемы обойдется рядовому чипмейкеру примерно в 3 миллиарда долларов США – в два раз больше, чем одного 65-нм аналога. Стоимость же одной 32-нм фабрики может превысить 3,5 миллиарда долларов США. Не желая оставаться голословными, IBM с партнерами произвели и продемонстрировали работающий прототип 32-нм микросхемы статической памяти SRAM с площадью ячеек порядка 0,15 квадратных микрон. Заявлено, что подобные микросхемы демонстрируют 30-процентный прирост производительности с одновременным 45-процентным уменьшением количества потребляемой энергии. Общая площадь чипа примерно в два раза меньше таковой у 45-нм аналога. Кроме того, объявлено о разработке концепции использования металлических затворов с высокой диэлектрической постоянной для 32-нм микросхем, произведенных по технологии кремний-на-диэлектрике (silicon-on-insulator, SOI). Утверждается, что подобные гибриды смогут похвастать 30% увеличением производительности по сравнению со своими SOI-предшественниками. Сообщается, что первые 32-микросхемы сойдут с производственных линий компании IBM и ее партнеров только во второй половине 2009 года. Старт массового производства намечен на 2010 год. Материалы по теме: - Intel представила первые 32-нм микросхемы;
- Sony выходит из разработки 32-нм техпроцесса;
- NEC и Toshiba совместно покорят 32-нм рубеж.

2 Гб MCP микросхемы памяти Toshiba

Toshiba Corporation анонсировала многочиповые микросхемы (MCP), объединяющие в себе NAND-флэш память и интерфейс-контролер Secure Digital. Серия MCP микросхем рассчитана на использование в сотовых телефонах и других мобильных устройствах, а начнется это с августа текущего года, когда Toshiba запустит чипы памяти в массовое производство.
Toshiba GB MCP
Помимо NAND-флэш памяти (объемом до 2 Гб), MCP может включать в себя ОЗУ типа LP SDRAM или PSRAM. Физические размеры упаковки микросхемы - высота 12 мм x ширина 18 мм x толщина 1,2 мм и масса - 0,5 грамма.
  • Интерфейс: SRAM/LP SDRAM/NAND/SD;
  • Напряжение питания:
    • GB (Гб) NAND: 2,7 – 3,6 В;
    • NAND: 1,7 – 1,9 В или 2,7 – 3,6 В;
    • PSRAM/NOR/LP SDRAM: 1,7 – 1,9 В.
Тематические материалы в статьях: - Secure Digital Flash карты от Kingston объемом 512Мб и 1Гб

window-new
Soft
Hard
Тренды 🔥