Теги → архитектура
Быстрый переход

DARPA ищет компьютерную архитектуру, которой можно доверить любые секреты

В рамках стартовавшей прошлым летом глобальной программы оборонного агентства DARPA по возрождению электроники в США будет запущена подпрограмма для разработки доверенной компьютерной архитектуры. Новая программа называется GAPS (Guaranteed Architecture for Physical Security), что переводится на русский как архитектура с гарантированной на физическом уровне безопасностью.

Технологий защиты данных на смартфонах и ПК воз и маленькая тележка. В том числе существует масса стандартов и физических методов защиты данных в виде модулей доверенных вычислений, токенов и прочего. Как показывает практика, всего этого недостаточно для гарантированной защиты чувствительной для пользователя или секретной информации коммерческой или государственной важности. И дело даже не в том, что данные украли. Проблема в том, что совершенно неизвестно, какие данные скомпрометированы, а какие нет.

Программа GAPS призвана гарантированно ответить на вопрос, была ли утечка информации или нет. Защита данных должна быть реализована на физическом уровне в виде адаптируемой и легко интегрируемой в ПК, смартфоны и другую электронику вычислительной архитектуры и программного обеспечения. Надстройка безопасности должна быть прозрачной для разработчиков и не затрагивать частные аппаратные проекты и фреймворки. Кроме того, физическая защита при передаче данных должна изолировать передаваемую информацию и уведомлять о степени защиты принимающей стороны. Попросту говоря, пользователь по поводу всех вводимых на устройстве данных получает гарантированный ответ, где они будут храниться (локально или удалённо) и с какой степенью защиты.

Современные решения по защите данных, считают в DARPA, либо слишком сложны для реализации и использования неподготовленными людьми, либо не дают однозначного ответа на вопрос о том, куда деваются данные после ввода. Облачные системы только добавили неопределённости в эту ситуацию. Регулярные и многочисленные сообщения об утечках персональных данных служат наглядным подтверждением несовершенства защиты и неосведомлённости граждан о том, где гуляет информация с их смартфонов.

В общем случае программа GAPS предполагает поиск решений в трёх областях. Во-первых, создание аппаратных решений и интерфейсов. Во-вторых, разработку сопутствующего программного инструментария. В-третьих, интеграция компонентов и инструментов, включая проверку в составе действующих систем Министерства обороны США. Также в рамках программы GAPS будет решаться вопрос адаптации физической защиты данных в коммерческих платформах и в системах для личного использования.

Архитектура MIPS становится открытой

Невероятная новость! Архитектура MIPS, которую по ряду причин можно назвать несостоявшейся ARM, станет открытой и свободной от лицензионных выплат. Как признался президент компании Wave Computing по вопросам лицензирования Артур Свифт (Art Swift), у наших партнёров после этой новости «челюсть упала». Если бы это произошло два–три года назад, то сегодняшнего расцвета тоже открытой архитектуры RISC-V могло бы и не быть. Впрочем, два или три года назад никто не мог представить, что архитектура MIPS уйдёт в свободное плавание и, в конце концов, станет открытой для разработчиков.

Вкратце напомним, что архитектура MIPS и ключевые патенты на неё были куплены компанией Imagination Technologies в ноябре 2012 года. Предполагалось, что Imagination создаст платформы для мобильных устройств из вычислительных ядер MIPS и графических ядер PowerVR. Это должен был быть ответ графическим и вычислительным ядрам ARM. Увы, компания Apple похоронила эти планы или, по крайней мере, заколотила крышку гроба с этими планами, когда объявила об отказе от ядер PowerVR.

Вскоре Imagination была продана инвестиционному фонду Canyon Bridge с китайским капиталом, а архитектура MIPS с 350 патентами и 200 лицензиями ушла американскому фонду Tallwood VC. Фонд Tallwood VC для распоряжения активами MIPS создал стартап Wave Computing. Целью это стартапа стала адаптация MIPS для решений ИИ от периферии до ЦОД.

Российский Baikal-T1 выполнен с использованием архитектуры MIPS

Российский Baikal-T1 выполнен с использованием архитектуры MIPS

Итак, в понедельник компания Wave Computing объявила о запуске инициативы по свободному распространению набора инструкций MIPS, включая новейшие 32- и 64-разрядные. Эти наборы будут распространяться без необходимости лицензирования и уплаты роялти. Более того, разработчики получат право распоряжаться патентами на архитектуры MIPS без необходимости за них платить. Щедро? Безусловно, но это может помочь широкому распространению архитектуры, которая является зрелой и хорошо известна в отрасли. С 2000 года, как сообщает Wave Computing, во всём мире выпущено свыше 8,5 млрд MIPS-совместимых чипов.

Подробнее о программе лицензирования будет рассказано в первом квартале 2019 года. Для управления открытыми инициативами кроме компании Wave Computing будет создан Консультативный совет (Advisory Committee), в который войдут крупнейшие OEM-партнёры, университеты и лучшие специалисты. Также будут определены сертифицированные партнёры для отслеживания разработок и для решения проблем совместимости. Самые интересные разработки смогут дополнить пакет предложений Wave Computing, которая продолжит разрабатывать фирменные ядра и предлагать их уже на платной основе.

В заключение хочется сказать, что в России и в странах СНГ архитектуру MIPS активно продвигает один из ведущих архитекторов MIPS Юрий Панчул. По его инициативе, например, ещё в 2015 году на русском языке вышло второе издание учебника 2012 года Дэвида Харриса и Сары Харрис «Цифровая схемотехника и архитектура компьютера». Учебник в электронном виде распространяется бесплатно. Он для студентов младших курсов и одновременно является введением в разработку микросхем и рассказывает о низкоуровневом программировании. Желающие могут найти эту и другую информацию в ЖЖ Юрия.

Наконец, архитектуру MIPS много лет успешно используют процессоры Godson китайской компании Loongson. Также на MIPS спроектированы российские процессоры Байкал-T1. Приятно осознавать, что экосистема MIPS получает шанс на возрождение.

Intel Sunny Cove: микроархитектура процессоров следующего поколения представлена официально

Как и ожидалось, компания Intel сегодня на своём мероприятии «2018 Architecture Day» представила процессорную микроархитектуру нового поколения, которая называется Sunny Cove. Она придёт на смену актуальной микроархитектуре Skylake и будет впервые реализована в продуктах семейства Ice Lake.

Микроархитектура Sunny Cove должна обеспечить прирост производительности процессоров на такт, а также повысить энергоэффективность в задачах общего назначения. Также производитель позаботился об ускорении своих будущих процессоров в задачах специального назначения, например, связанных с искусственным интеллектом или шифрованием.

Новая микроархитектура Sunny Cove получила значительные улучшения по части IPC во входной и исполнительной частях конвейера. Производитель отмечает возможность исполнения пяти инструкций за такт вместо четырёх, и увеличение числа исполнительных портов с 8 до 10, что обеспечит одновременную обработку до 10 микрокоманд. Также была увеличена пропускная способность кеша первого уровня за счёт добавления четвёртого блока генерации адресов и второго устройства, способного сохранять данные. Наконец, отмечается повышение универсальности исполнительных портов. Например, для SIMD Shuffle и LEA стало вдвое больше путей исполнения.

В дополнение к этому отмечается, что Sunny Cove предложит увеличенный размер кешей для оптимизации рабочих нагрузок, подразумевающих обработку больших объёмов данных. В частности, на 50 % увеличится кеш первого уровня для инструкций, вырастет объём кеша микроопераций и унифицированного кеша второго уровня (насколько, будет зависеть от класса CPU), а также увеличится объём буфера ассоциативной трансляции (TLB) второго уровня.

Архитектура Sunny Cove сможет обеспечить лучшую результативность предсказания переходов за счёт увеличения размера буферов и использования новых алгоритмов. Отмечается и снижение задержек, например, при загрузке данных и проведении целочисленного деления. В целом же Intel указывает на более высокий уровень параллелизма, что позволяет добиться улучшения работы процессора в различных задачах, начиная с игр и работы с медиа, и заканчивая приложениями, ориентированными на активную работу с данными.

Помимо повышения производительности в общих задачах, Intel уделила внимание и улучшению работы процессоров в отдельных алгоритмах и сценариях использования. В частности, были добавлены новые инструкции, вроде Vector-AES и SHA-NI, которые должны повысить производительность в алгоритмах шифрования. Отмечается также и повышение производительности при компрессии и декомпрессии данных за счёт задействования инструкций VNNI, VBMI2 и BITALG, являющихся частью AVX-512.

Микроархитектура Sunny Cove станет основой как серверных процессоров Xeon, так и потребительских Core нового поколения. Intel планирует представить новинки в наступающем 2019 году.

Imec доказал эффективность памяти SST-MRAM для разделяемой кеш-памяти

На конференции 2018 IEEE International Electron Devices Meeting (IEDM) представители бельгийского исследовательского центра Imec продемонстрировали доказательство эффективности магниторезистивной памяти SST-MRAM для использования в качестве разделяемой кеш-памяти вместо традиционной памяти SRAM. Для этого была разработана модель массива SST-MRAM и выпущен опытный чип, на котором были проведены все необходимые измерения.

Следует отметить, что опытный массив памяти SST-MRAM выпущен с использованием 5-нм техпроцесса. Для производства был использован 193-нм сканер и однопроходная иммерсионная литография (с погружением в жидкость). Тем самым разработчики доказали, что процесс производства массива кеш-памяти SST-MRAM с технологическими нормами 5 нм может быть достаточно недорогим.

Сначала с помощью расчёта, а затем путём замеров был составлен график зависимости потребления массива кеш-памяти SST-MRAM и SRAM в зависимости от объёма памяти. Выяснилось, что в случае ёмкость 0,4 Мбайт память SST-MRAM становится эффективнее памяти SRAM в режимах чтения, а при наборе ёмкости 5 Мбайт потребление в режиме записи памяти SRAM начинает превышать потребления в режиме записи памяти SST-MRAM. Это означает, что в техпроцессах 5 нм память SST-MRAM невыгодно использовать для кеш-памяти первого и второго уровней, тогда как для кеш-памяти третьего уровня, обычно разделяемой, это эффективная замена SRAM. К тому же память SST-MRAM является энергонезависимой, что добавляет ей очков при сравнении с обычной оперативной памятью.

Остаётся напомнить, что ячейка памяти SST-MRAM представляет собой бутерброд из диэлектрика, заключённого между двумя слоями с намагниченностью: одну с фиксированной, а вторую — с переменной. В зависимости от поляризации тока свободный слой меняет направление намагниченности благодаря движению через него электронов с заданным вращающим моментом. Использование SST-MRAM вместо SRAM решает также другую задачу — это увеличения плотности ячеек памяти. Эксперимент показал, что в рамках 5-нм техпроцесса ячейка SST-MRAM занимает примерно 43,3 % от площади ячейки SRAM.

Intel нашла замену транзистору: предложен необычный логический элемент с памятью

Вопрос дальнейшего снижения масштабов техпроцесса волнует всех производителей полупроводников и компанию Intel в частности. Уменьшение размеров элементов на кристалле позволяет снижать как питание и потребление, так и увеличивать рабочие частоты. И хотя до теоретического предела работы традиционных КМОП-процессов ещё есть небольшой запас, проблемы с переходом на 10-нм технологические нормы показали, что каждый следующий нанометр надо вырывать у природы с неимоверными усилиями и затратами. При этом всем очень хочется, чтобы даже в эру после КМОП процессорные архитектуры продолжали соответствовать фон-неймановским. Это привычно и даёт возможность использовать опыт многих десятилетий. Реально ли это? В Intel считают, что реально.

Как сообщают в Intel, в журнале Nature опубликованы результаты совместной разработки специалистов компании и учёных из калифорнийского Университета в Беркли и Национальной лаборатории им. Лоуренса в Беркли (Lawrence Berkeley National Laboratory). В публикации сообщается о разработке логического элемента будущего. Элемент называется MESO: magneto-electric spin-orbit или, по-русски, магнитоэлектрический спин-орбитальный (МЭСО). По сравнению с транзисторами логика МЭСО может переключаться с напряжением в 5 раз меньшим, чем транзисторы в логике КМОП. В эксперименте элемент переключался с напряжением 500 мВ, но расчёты показывают, что переключение также будет происходить при напряжении 100 мВ.

Снижение напряжения для переключения элемента автоматически ведёт к снижению потребления и токов утечек. Разработчики считают, что МЭСО-логика уменьшит потребление чипов от 10 до 30 раз и обеспечит сверхнизкое потребление в ждущем режиме. Нетрудно представить, что разработка обещает толкнуть вычислительные архитектуры далеко вперёд, что в эру ИИ может оказать неоценимую услугу отрасли и людям. Мы же не хотим конкурировать со Скайнет за доступ к электростанциям? Шутка.

Но на этом вся прелесть в МЭСО не заканчивается. Этот элемент может также хранить информацию — как минимум один бит данных на один элемент. Тем самым информация может храниться там, где она обрабатывается. Мозги 2.0? Фишка в том, что в качестве материала для ячейки МЭСО используется мультиферроик в виде соединения висмута, железа и кислорода (BiFeO3). Мультиферроики (в советской литературе — сегнетомагнетики) отличаются тем, что в них существуют две и более упорядоченности. В противовес им, например, в ферромагнетике под воздействием внешнего электромагнитного поля проявляется намагниченность, а в сегнетоэлектриках — начинает течь ток.

В мультиферроиках в виде соединения BiFeO3 атомы кислорода и железа внутри решётки из висмута создают электрический диполь и связанный с ними магнитный (спиновый) момент. Меняя направление электрического диполя с помощью напряжения переключения, также изменяется направление намагниченности. Последнее можно записать и позже считать как данные (0 или 1). Вторая часть аббревиатуры МЭСО — спин-орбитальный — означает, что считывание и запись данных происходит с использованием эффекта переноса вращательного момента, используя для этого спин-орбитальный момент электронов. Логический элемент и память в одной элементарной структуре — это очень интересно!

Бывший инженер Intel указал на крупнейшую бизнес-ошибку компании

Во второй половине 2015 года полупроводниковый гигант Intel начал поставки процессоров на основе новой архитектуры Skylake. Она была существенно лучше предыдущего поколения Broadwell, обеспечивала более высокие показатели производительности, функциональности и энергоэффективности. Чипы Skylake производились с соблюдением 14-нм технологических норм Intel.

Семейство Skylake было рассчитано на типичный годовой цикл жизни, после чего в 2016 году ему на смену должны были прийти чипы Cannon Lake. Но из-за трудностей с освоением 10-нм норм производства, которые должны были применяться для печати Cannon Lake и его преемников, а также плохого планирования основные линейки продуктов Intel по-прежнему основаны, по сути, на архитектуре Skylake, хотя и с оптимизацией техпроцесса, и наращиваем ядер для повышения производительности.

Согласно твиту известного инженера Франсуа Пиноэля (Francois Piednoel), покинувшего Intel в июле 2017 года, у компании была возможность внедрить совершенно новые технологии ещё на этапе текущих 14-нм норм, но руководство решило отложить их на будущее: «Я на самом деле считаю, что потеря рыночного импульса куда хуже, чем появление Ryzen — это очень плохо. Два года назад я говорил, что ICL [архитектуру Ice Lake] следует внедрять ещё на этапе техпроцесса 14++, и тогда все смотрели на меня, словно я самый сумасшедший... что ж... теперь они наверняка думают иначе».

Как архитектура процессора, так и лежащая в основе технология производства влияют на конкурентоспособность продукта. Например, если компания сохраняет старую архитектуру, просто перенося прежний дизайн на более тонкие нормы, чип, как правило, получает улучшенную энергоэффективность и производительность. Можно, напротив, внедрить архитектурные новации на отработанном техпроцессе, добившись улучшения производительности, энергоэффективности и функциональности за счёт дизайна чипа.

Исторически сложилось, что процессоры Intel развивались в рамках так называемого цикла «Тик-Так». «Тик» предполагал использование проверенной архитектуры чипа с небольшими оптимизациями для нового техпроцесса. С другой стороны, «Так» предусматривал применение совершенно новой архитектуры при использовании немного усовершенствованных отлаженных производственных норм.

Этот подход к разработке продуктов хорошо зарекомендовал себя, поскольку позволял Intel минимизировать риски и обеспечивать надёжное поступление новых продуктов на рынок. Но в последние годы возникла проблема с освоением следующей 10-нм технологии производства полупроводниковых кристаллов. К моменту, когда проблема стала во весь рост, было уже слишком поздно перерабатывать рассчитанную на 10 нм новую архитектуру под старые 14-нм нормы.

В итоге Intel принялась за оптимизации своих 14-нм норм, чтобы добиться повышенной производительности (результатом стали 14-нм+ и 14-нм++ нормы), но при этом компания не изменила существенно архитектуру самих процессоров (самое крупное новшество — рост количества вычислительных ядер). В результате за последние три года Intel снизила темпы новаций, что вместе с запуском Ryzen привело к ослаблению рыночных позиций.

Франсуа Пиноэль говорит о том, что этого можно было избежать, если бы руководство Intel прислушалось тогда и приняло решение переходить на новую архитектуру Ice Lake ещё на этапе 14-нм++ норм. Видимо, руководство тогда считало, что к текущему моменту 10-нм технология Intel будет готова к массовому производству.

Исполнительный директор Intel Брайан Кржанич (Brian Krzanich) поясняет, что трудности при переходе на 10-нм нормы массового производства были вызваны тем, что компания пыталась добиться более агрессивного, чем обычно, уплотнения транзисторов по сравнению с предыдущим поколением. Он выразил уверенность, что эта ошибка не повторится в ходе освоения 7-нм техпроцесса.

Будем надеяться, что Intel извлечёт и другой урок: трудности с производством не должны сдерживать архитектурные новации. Руководству следовало бы выделить дополнительные ресурсы на приспособление архитектуры Ice Lake к 14-нм технологическим нормам в качестве запасного плана, ведь два года назад должно было быть уже ясно, что со своевременным освоением 10-нм норм могут возникнуть большие трудности.

Поддержка 64-бит приложений x86 никогда не появится в Windows 10 ARM

ARM-версия Windows 10 вскоре получит новый набор инструментов SDK для Windows 10 ARM64, позволяющий разработчикам создавать родные 64-битные приложения для этой платформы. Но это не решит проблему отсутствия совместимости с существующими высокопроизводительными программами, которые ради безопасности или доступа к большему объёму оперативной памяти исполняются исключительно в режиме x86-64. Таковыми являются многие игры высокого класса, а также, например, некоторые приложения пакета Adobe Creative Cloud, недоступные в 32-битных версиях.

В беседе с ZDNet менеджер подразделения Windows Эрин Чапл (Erin Chapple) рассказала, что эта проблема, возможно, никогда не будет решена: «Реализация эмуляции x86-64 в дополнение к x86 требует вдвое больших инженерных трудозатрат. Кроме того, Windows поддерживает только уровень абстракции Windows on Windows (WOW) для 32-бит, а не для 64-бит приложений. Нам нужно будет добавить поддержку 64-битной версии Windows on Windows». Это будет совершенно новая работа, а не просто развитие существующей поддержки исполнения 32-бит приложений x86 на 64-бит Windows 10 ARM. Вдобавок конечная производительность будет куда менее предсказуемой.

«Технически это реализуемо, но существует ещё разумный компромисс между требуемыми трудозатратами и преимуществами, которые получит конечный пользователь. Когда мы посмотрели на статистику наиболее используемых Windows-приложений x86, мы обнаружили, что большинство из них имеют 32-бит версии. Многие приложения вообще выпускаются только в 32-бит версиях. Большинство 64-битных приложений — это игры, которые находятся за пределами целевой аудитории таких ноутбуков. Наконец, те приложения, которые являются изначально 64-битными, как правило, создаются с расчётом на очень мощные компьютеры для достижения максимальной производительности. В результате мы решили сосредоточить наши инженерные вложения на создании собственного ARM64 SDK, чтобы разработчики могли компилировать родные приложения для ARM-устройств Windows», — подчеркнула руководитель.

Эрин Чапл также прокомментировала сообщения о недостаточной производительности эмуляции x86 на платформе Windows 10 ARM: «Если программа использует жёсткий диск, графику или сеть, всё это выполняется на уровне ядра и работает напрямую, с максимальной производительностью. Если же приложение x86 слишком завязано на CPU, то для трансляции команд требуется больше ресурсов по сравнению с исполнением родного кода ARM. Многое зависит также от типа и назначения программы. Во время нашего внутреннего тестирования мы обнаружили, что производительность большинства x86-приложений, работающих в режиме эмуляции, вполне отвечает ожиданиям пользователей относительно отзывчивости».

Избежать эмуляции на новой платформе Windows 10 ARM до сих пор можно было только создав UWP-приложение для Microsoft Store. Разработчики могли перекомпилировать существующее настольное ПО, если оно использовало лишь функции WinRT API и Core-версии .NET. Если же они задействовали функции вроде WinForms, требующие полной версии .NET, оставалось полагаться только на эмуляцию 32-битного кода x86.

В будущем, если разработчикам понадобится 64-битная производительность традиционного ПО или исполнение родного кода ARM, в идеале им необходимо будет компилировать написанные на C++ программы напрямую при помощи SDK для Windows 10 ARM64. Microsoft планирует осуществить запуск этого набора инструментов во время мероприятия Build 2018 в мае.

Поначалу такие приложения нельзя будет публиковать в магазине Windows Store, так что они заработают только в Windows 10 Pro ARM, а не в Windows 10 S ARM. Будет ли SDK поддерживать функции вроде WinForms, которые требуют наличия настольной версии .NET? «Мы всё ещё работаем над нашими планами относительно развития ARM64 SDK, в том числе, обдумываем, какие версии .NET будут поддерживаться», — сказала госпожа Чаппл.

Любопытно, что и программы самой Microsoft доступны на ARM-платформе в разных версиях. Например, браузер Edge пока является 32-битным на Windows 10 ARM и исполняется без эмуляции, но участники программы Windows Insider уже могут тестировать 64-битную версию Edge (скомпилированную, очевидно, при помощи Windows ARM64 SDK).

В то же время Internet Explorer и Office остаются по-прежнему 32-бит x86-приложениями: оставлены они в таком виде ради совместимости с расширениями и дополнениями (тем более, что программы пакета Office, как правило, нетребовательны к производительности CPU). В общим и целом, пока платформа Windows 10 ARM призвана стать основой для создания доступных и максимально мобильных устройств с акцентом на время автономной работы и интегрированную поддержку LTE. Они не предназначены для прямой конкуренции в области производительности с 64-битными системами на базе чипов Intel или AMD.

История архитектуры AMD GCN завершится в 2019–2020 годах вместе с GPU Navi

В мае прошлого года AMD поделилась своими планами по развитию видеоускорителей на ближайшие годы. GPU следующего за Vega поколения носит кодовое имя Navi, поступит в производство в этом году и будет выпускаться по 7-нм техпроцессу DUV на заводах GlobalFoundries с использованием многослойной памяти HBM следующего поколения, предложит существенно возросшую производительность и улучшенную масштабируемость. О следующих за Navi ускорителях известны были лишь сроки: начало 2020 года, да применение второго поколения 7-нм техпроцесса EUV.

Теперь же ресурс TweakTown.com сообщил информацию о запуске первых ускорителей Navi во время мероприятия SIGGRAPH 2018, 12–16 августа. Это будут видеокарты профессионального класса — потребительские же Radeon RX появятся уже в следующем 2019 году. В свою очередь, сайт WCCFTech.com отметил, что Navi станут последним, шестым поколением ускорителей AMD с архитектурой GCN, на смену которой в 2020–2021 годах придёт полностью новая и пока безымянная микроархитектура.

Неизвестно, насколько сильное влияние на post-GCN-дизайн оказал бывший руководитель подразделения AMD Radeon Technologies Group Раджа Кодури (Raja Koduri), с ноября прошлого года возглавивший в Intel команду по разработке дискретных ускорителей. Тем не менее, покидая свой пост в AMD, он сказал: «Я искренне верю в наши проекты — Vega, Navi и последующие, и невероятно горжусь тем, как далеко мы зашли и куда направляемся…».

Созданные под его началом видеокарты Vega значительно уступают по эффективности ускорителям NVIDIA с архитектурой Pascal и стали менее привлекательными для игроков. И надежды на то, что положение улучшат продукты Navi, вполне могут не оправдаться. По крайней мере, источники TweakTown.com утверждают, что Vega стала катастрофой для AMD, а команда Radeon якобы не уверена в будущем и считает, что Navi повторит судьбу Vega. Ведь NVIDIA достаточно перейти на новый техпроцесс, чтобы дать достойный ответ, не говоря уже об архитектурных улучшениях и использовании памяти GDDR6 или HBM2. По результатам прошлого года доля NVIDIA на рынке графических карт превысила 70 %.

В своё время GCN, пришедшая на смену TeraScale в 2011 году в лице видеокарт Southern Islands, оказалась весьма передовой и перспективной. Достаточно вспомнить Radeon R9 290X и сверхмощную двухпроцессорную видеокарту Radeon R9 295X2, а также популярность продуктов AMD. Теперь в графическом секторе «красным» стало сложно соперничать с «зелёными»: продажи Vega держатся во многом на добыче криптовалют, и оптимизированные ускорители Navi вряд ли изменят что-то в этом отношении.

Остаётся надеяться, что AMD, как и всегда прежде, сможет переломить ситуацию и её новая, следующая за Navi (и шире — GCN), архитектура вернёт баланс на рынок графических карт.

NVIDIA прекращает поддержку 32-битных операционных систем

Когда-то 16-битный код и программные приложения стали огромным скачком вперёд по сравнению с возможностями скромных 8-битных систем. Затем надолго воцарилась эпоха 32-битного программного обеспечения, которой в немалой степени способствовала и популяризация операционных систем Microsoft с ядром NT — Windows 2000, а затем и Windows XP. Но появились 64-битные процессоры.

Поначалу не всем было понятно, что это и зачем оно нужно, однако в 2017 году процессоров без поддержки 64-битного режима практически не существует; более того, сама Intel в планах по развитию серверного семейства Xeon на ближайшие три года намекает на отказ от 32-битного режима и перевод процессорных архитектур целиком на 64-битные рельсы. До этого момента остаётся ещё немало времени, тем более, что речь идёт о серверных решениях класса HPC. Но известная пословица гласит — «готовь телегу зимой» и NVIDIA, похоже, решила пробежаться впереди паровоза, отказываясь заранее от якобы устаревших технологий.

Самый мощный игровой ускоритель — NVIDIA Titan V

Самый мощный игровой ускоритель — NVIDIA Titan V

Хотя во владении пользователей до сих пор находится множество 32-битных систем на базе соответствующей версии Windows 7 (а некоторые используют даже XP), NVIDIA официально объявила, что серия драйверов 390 станет последней, которая поддерживает 32-битные ОС. Более поздние релизы драйверов будут работать только в 64-битной среде, и это касается всех систем Microsoft начиная с Windows 7, а также Linux и FreeBSD; впрочем, патчи безопасности будут выпускаться до января 2019 года. Решение, на наш взгляд, достаточно сомнительное (по крайней мере, явно слишком раннее), тем более, что со стороны AMD никаких подобных заявлений сделано не было.

Intel откажется от использования BIOS к 2020 году

BIOS, или базовая система ввода-вывода, до недавнего времени была неотъемлемой частью любого ПК, поскольку была единственной прослойкой программного обеспечения, обеспечивающей нормальное включение и первичную инициализацию устройств компьютера. Система эта далеко не нова — чего стоит один вызов встроенного в ПЗУ языка BASIC в ранних IBM PC при отсутствии загрузочного устройства. Страдает она и рядом других недостатков: использует реальный режим работы x86, инициализирует устройства последовательно, и в целом современные ОС пользуются BIOS только в момент начала загрузки, после чего переходят на использование собственных драйверов и API.

Привычный загрузочный экран типового BIOS

Привычный загрузочный экран типового BIOS

Заменой BIOS является система UEFI, которая сегодня интегрирована в любую системную плату, от дешёвых экземпляров на базе Atom до мощных многосокетных серверных решений. Она работает очень быстро, поскольку умеет инициализировать устройства параллельно и, к тому же, имеет ряд любопытных возможностей, таких как встроенная отладочная консоль или доступ к файловым системам подключенных накопителей. Очевидно, что осталось старой системе базового ввода-вывода совсем недолго, и корпорация Intel это подтверждает. Простой пример: ни один современный NVMe-накопитель не может работать загрузочным без поддержки со стороны UEFI. Есть способы обхода этого ограничения, но они в любом случае зависят от системы EFI, загружаемой, например, с USB-брелока.

Схема инициализации BIOS

Схема инициализации BIOS: большую часть времени ЦП проводит в реальном режиме

Почему же мы используем BIOS до сих пор? На этот вопрос отвечает представитель Intel Брайан Ричардсон (Brian Richardson). Во-первых, в мире не так уж мало пользователей, которые до сих пор применяют в своей работе программное обеспечение, жёстко зависящее от 16-битной архитектуры BIOS.

Схема инициализации UEFI

Схема инициализации UEFI: процессор с самого начала работает в защищённом режиме

Во-вторых, ряд энтузиастов отключает UEFI для отказа от функции secure boot, которая может мешать установке и загрузке нестандартных ОС. Система UEFI официально делится на 4 класса, их функции и возможности демонстрируются на вышеприведённом слайде. Но использование так называемой безопасной загрузки автоматически создаёт пятый класс (он же класс 3+), который не любят практически все — от опытных пользователей до профессионалов, вынужденных работать с нестандартными программными средствами.

Основные классы UEFI

Основные классы UEFI

Intel это понимает и в процессе отказа от унаследованного кода обещает разобраться с проблемами, свойственными пятому классу UEFI, а также внедрить новые любопытные возможности, такие как загрузка по HTTPS, удобное восстановление повреждённой ОС и другие функции. Да и сам третий класс UEFI характеризуется меньшим объёмом кода и более простой процедурой проверки и сертификации. В планах компании значится полный отказ от BIOS и связанного с ним унаследованного кода к 2020 году как на клиентских, так и на серверных платформах.

Тот самый класс 3+, вызывающий больше всего нареканий

Тот самый класс 3+, вызывающий больше всего нареканий

Минимально необходимым станет именно UEFI Class 3. В процессе планируется не только усовершенствование системы UEFI, но и активная работа с клиентами, в том числе и образовательная, дабы они смогли без затрат или с минимальными затратами отказаться от модуля CSM (Compatibility Support Module). В новых прошивках его просто не будет. Вполне вероятно, что на новом витке истории в некоторой степени повторится история с Itanium (IA64): даже новейшие Xeon при запуске используют 16-битный режим 8086, а компания говорит о полном отказе от унаследованных технологий. Возможно, новые процессоры Intel ещё сохранят 32 и 64-битную совместимость с x86, но напрочь лишатся поддержки 16-битного режима в какой бы то ни было форме. И, откровенно говоря, такое решение кажется вполне правомерным. Любопытно также, как отреагирует на данную инициативу Advanced Micro Devices.

Western Digital инвестировала в разработчика «процессора в памяти»

Огромная инерция классических микропроцессорных архитектур не позволяет быстро вывести на рынок что-то по-настоящему новое, хотя это новое давно назрело. Объёмы обрабатываемых данных увеличились настолько, что раздельное расположение подсистем памяти превратилось в так называемую проблему «стены памяти». Пересылка данных из процессора в память и обратно стала съедать достаточно ресурсов, чтобы проектировщики начали задумываться о новых архитектурных решениях для микропроцессоров и памяти. Лидеры отрасли начали создавать собственные проекты: Micron предложила Automata Processor (процессор автоматов), HP работает над проектом Machine, Toshiba создаёт CPU с кеш-памятью STT MRAM, есть свои проекты у Intel и IBM. И, конечно же, свой путь ищут разнообразные стартапы. Некоторые оказываются небезнадёжными.

В составе модулей памяти может появиться свой процессор для обработки данных (Upmem SAS)

В составе модулей памяти может появиться свой процессор для обработки данных (Upmem SAS)

Так, созданная в 2015 году компания Upmem SAS (Гренобль, Франция) предложила собственную архитектуру процессора в памяти (processor-in-memory, PIM). Это RISC-процессор, получивший также название DPU (DRAM processing units). Конструктивно процессор DPU «размазан» по массиву памяти или, говоря иначе, он интегрирован в массив памяти. Это позволяет работать над данными не пересылая их через контроллер наружу. Данные обрабатываются в том же самом месте, где хранятся. Утверждается, что без увеличения потребления архитектура компании Upmem увеличит производительность вычислений от 10 до 25 раз.

На днях компания Upmem SAS провела первый раунд размещения крупного пакета акций (серия A). В ходе раунда компания собрала 3 млн евро. Инвесторами выступили венчурные компании C4 Ventures, Partech Ventures, Supernova Invest и... финансовое подразделение Western Digital Capital. Других подробностей нет и пока они не нужны. Интерес Western Digital к разработке понятен без лишних размышлений. С покупкой SanDisk она стала производителем флеш-памяти, а энергонезависимая память как раз рассматривается в качестве предпочтительной для архитектур типа Upmem PIM. Актуальная флеш-память типа NAND не очень хорошо подходит для данных архитектур, но это тоже не проблема. В активе Western Digital имеются наработки и продолжается работа над памятью типа ReRAM и другими перспективными типами энергонезависимой памяти.

Слайд из презентации Western Digital на FMS

Слайд из презентации Western Digital на FMS

По признанию Upmem, один из партнёров компании крайне высоко оценил архитектуру processor-in-memory. К сожалению, в компании не уточнили, о чём идёт речь: об эмуляции или о FPGA. Собранные в серии A инвестиции помогут разработчикам воплотить архитектуру в настоящем кремнии и создать необходимые программные инструменты для продвижения решения в массы.

Фасад здания в аэропорту Сан-Диего украсил 500-метровый «дисплей» E Ink

Тайваньская компания E Ink Holdings выпустила пресс-релиз, в котором сообщила о самой большой в её истории публичной демонстрации одноимённой технологии. Фасад здания для аренды автомобилей в Международном аэропорту города Сан-Диего украсила 500-метровая инсталляция из панелей E Ink. Для оформления фасада задействованы 2000 монохромных панелей E Ink Prism. Все они с использованием беспроводной связи подключены к управляющему компьютеру, а питание каждой из них осуществляется от солнечных панелей.

На панели здания размещены 2000 панелей E Ink (E Ink Holdings)

На панели здания размещены 2000 панелей E Ink (E Ink Holdings)

В зависимости от выбранного режима панели динамически меняют цвет, воссоздавая привлекательную анимацию. Это может быть имитация ряби на воде, калейдоскоп из пятен, движение геометрических фигур или что-то другое, что придёт в голову дизайнеру-оформителю. Следует отметить, что панели E Ink Prism двухцветные, но могут поставляться в вариантах из 7 различных базовых цветов. Данные панели компания представила в 2015 году как решение для оформления архитектурных сооружений внутри и снаружи.

Дизайн инсталляции под кодовым именем «DAZZLE» предложила компания Ueberall International. Впрочем, дизайн позаимствован из истории США. В ходе Первой мировой войны для военных кораблей в водах Сан-Диего был предложен камуфляж «razzle dazzle» в виде мозаики из контрастных параллелепипедов. Секции E Ink для оформления фасада здания в аэропорту также выполнены в виде параллелепипедов. Как это выглядит в динамике, можно увидеть из видео выше.

Intel Gemini Lake: детали архитектуры готовящихся SoC

В последние годы компания Intel старается подтянуть свои экономичные SoC до уровня обычных процессоров, чтобы производители систем в сборе могли выпускать на их основе не только бюджетные ноутбуки и неттопы, но и оригинальные устройства с возможностями, выходящими за рамки модели использования «пишущих машинок». После того как SoC Apollo Lake вывели экосистему самых скромных чипов Intel на новый уровень, в Intel планируют выпустить ещё более «шустрые» процессоры Gemini Lake. Последние будут изготавливаться по хорошо «обкатанной» 14-нм технологии и будут сочетать в себе вычислительные ядра Goldmont Plus, графический блок Intel 9-го поколения (Gen9LP) и разнообразную системную логику.

«2-в-1» Acer Switch 3 на базе актуальных SoC Intel Apollo Lake

«2-в-1» Acer Switch 3 на базе актуальных SoC Intel Apollo Lake

Ключевые детали строения SoC Gemini Lake мы приводили в одной из недавних публикаций, где на уровне слухов сообщалось о поддержке новыми чипами форматов видео HEVC и VP9 (оба — 10-бит), наличии у готовящихся процессоров двойного объёма кеш-памяти второго уровня, а также контроллера DDR4, интерфейса HDMI 2.0, адаптера беспроводных сетей и других узлов. Дополнительные сведения об Intel Gemini Lake привёл ресурс CNX Software, сопроводив соответствующий материал схемой строения четырёхъядерного процессора.

С архитектурой Goldmont Plus связан переход от конвейера с тремя параллельно выбираемыми и декодируемыми инструкциями (3-wide) к конвейеру с четырьмя инструкциями (4-wide), что теоретически должно обеспечить 10–15 % прироста производительности на одинаковых частотах по сравнению с Apollo Lake/Goldmont. Увеличение объёма кеша второго уровня с 2 до 4 Мбайт подкреплено обновлённым протоколом событий в кеше (cache event list). Встроенное в тело SoC графическое ядро включает 18 исполнительных блоков (EU). Помимо вышеупомянутых 10-битных форматов видео, оно поддерживает на аппаратном уровне H.264, MPEG-2, VC-1, JPEG, VP8, а также обычные 8-битные форматы HEVC и VP9. Интеграция интерфейса HDMI 2.0 вместо HDMI 1.4 гарантирует работу 4K-мониторов при 60 Гц вместо 24–30 Гц. Наряду с HDMI 2.0 присутствуют DisplayPort 1.2a и eDP 1.4.

Контроллер памяти у Gemini Lake гибридный (DDR3/DDR4) двухканальный. Поддерживаемая частота памяти LPDDR3 — 1866 МГц, а LPDDR4 — 2400 МГц. Контроллер Wi-Fi/Bluetooth «спрятался» в блоке CNVi, название которого происходит от Connectivity Integration Architecture. Его включение в состав SoC наверняка сократит общие затраты на платформу. В числе прочей системной логики — линии PCI Express 2.0, контроллер eMMC 5.1, каналы SATA 6 Гбит/с, USB 3.0 и USB 2.0.

Снимок кристалла SoC Apollo Lake

Снимок кристалла SoC Apollo Lake

В целом нет сомнений, что чипы Gemini Lake усилят позиции Intel на рынке дешёвых экономичных SoC архитектуры x86. Другое дело, что в этом году среднеценовые и HEDT-процессоры сильно прибавили, поэтому эволюционное развитие Goldmont — самое меньшее, что можно было ожидать от Intel в бюджетном сегменте рынка CPU/SoC. Ориентировочным сроком релиза чипов Gemini Lake считается четвёртый квартал текущего года.

Intel в поиске опытного проектировщика CPU

Одна из вакансий на сайте компании Intel привлекла внимание публики и в, частности, журналистов интернет-издания Overclock3D, которые увидели в ней подготовку чипмейкера к релизу процессоров с принципиально новой архитектурой. Согласно сохранённой в кеше Google копии страницы с jobs.intel.com, коллектив разработчиков CPU Intel в г. Хилсборо (штат Орегон, США) нуждается (или нуждался) в пополнении в лице «Senior CPU Micro-architect and Design Expert» или, проще говоря, старшего проектировщика процессорных ядер.

«...Наша цель — создать революционное микропроцессорное ядро, которое "зарядит" собой следующее десятилетие вычислений и станет благодатной почвой для создания вещей, о которых нам ещё только предстоит мечтать. Мы ищем талантливого специалиста в областях проектирования процессоров, CPU-логики и высокопроизводительных интегральных схем — человека, который поможет создать ядро с нуля. Начните путешествие [в будущее] с нами!»

В обязанности старшего проектировщика ядер входит разработка элементов высокопроизводительной архитектуры CPU с учётом различных факторов (мощность, производительность, площадь кристалла, себестоимость) и, кроме того, планирование и руководство процессом воплощения ядра в кремнии и управление младшими техническими сотрудниками.

Необходимость разработки компанией Intel новой процессорной архитектуры назрела довольно давно, поскольку со времён Sandy Bridge (32 нм) она принципиально не менялась. Проекты Ivy Bridge, Haswell/Haswell Refresh/Devil’s Canyon, Broadwell, Skylake и Kaby Lake, а также Coffee Lake и Cannon Lake постепенно повышали быстродействие чипов в x86-приложениях и работе с графикой (iGPU), и снижали их энергопотребление. Тем не менее дискретная графика с 2005 года (старт проекта Sandy Bridge) шагнула далеко вперёд, как и сегмент HPC, поэтому качественный рывок, подобный «телепортации» AMD с Bulldozer-Excavator в Zen, крайне необходим. Вероятно, Intel попробует взять реванш у ARM за поражение на рынке SoC для смартфонов, но здесь важно не допустить перекоса в сторону мобильного сегмента, который ограничит максимальную производительность архитектуры.

Пока не ясно, когда Intel будет готова отправить на пенсию последнюю «инкарнацию» Sandy Bridge. В роли таковой может выступить семейство 10-нм процессоров Cannon Lake или следующее за ним Ice Lake. В любом случае, всё решится до или одновременно с переходом на 7-нм технологическую норму.

Конфигурация Radeon RX Vega найдена в новых патчах драйвера Linux

Любая информация о графическом процессоре AMD Vega вызывает у энтузиастов огромный интерес, ведь карты Radeon RX Vega обещают сделать на рынке графических решений то, что сделал в секторе пользовательских центральных процессоров AMD Ryzen. Благодаря обновлению графического драйвера AMD для Linux мы теперь точно знаем конфигурацию графического ядра Vega 10 — количество и соотношение функциональных блоков. По этим параметрам Vega 10 близка к Fiji, но, разумеется, обладает новой архитектурой и такими новшествами, отсутствовавшими у первенца с памятью HBM, как уникальные механизмы кеширования.

Информация, почерпнутая из обновлённого драйвера, выглядит следующим образом:

  • case CHIP_VEGA10:
  • adev->gfx.config.max_shader_engines = 4;
  • adev->gfx.config.max_tile_pipes = 8;
  • adev->gfx.config.max_cu_per_sh = 16;
  • adev->gfx.config.max_sh_per_se = 1;
  • adev->gfx.config.max_backends_per_se = 4;
  • adev->gfx.config.max_texture_channel_caches = 16;
  • adev->gfx.config.max_gprs = 256;
  • adev->gfx.config.max_gs_threads = 32;
  • adev->gfx.config.max_hw_contexts = 8;

Сомнений нет — это действительно Vega 10. Всего в новом чипе будет 4096 процессоров с архитектурой NGCU (Next Generation Compute Units), делиться они будут на четыре шейдерных движка по 1024 процессора в каждом. Каждый такой движок (engine) получит два блока асинхронных вычислений, один блок RBE и четыре блока текстурных операций, при этом каждый блок RBE будет состоять из 16 блоков ROP (Render Output Unit), а каждый текстурный блок — включать в себя 16 модулей наложения текстур. В сумме это дает 64 ROP и 256 TMU. Можно было бы посетовать на малое количество ROP, но пропускная способность подсистемы памяти у Vega останется прежней, 512 Гбайт/с количество блоков растровых операций, вероятно, увеличивать нет смысла. Объём памяти в игровом варианте составит 8 Гбайт HBM2, для моделей иного назначения эта характеристика неизвестна.

Одно из главных новшеств в архитектуре Vega 10

Одно из главных новшеств в архитектуре Vega 10

Кроме того, Vega 10 получит поддержку выполнения одновременно до 8 независимых потоков (work threads). Для сравнения, первая из новых графических архитектур AMD, Polaris 10, имеет вдвое меньше потоковых процессоров (в случае с Radeon RX 470), вдвое меньше текстурных блоков и вдвое меньше ROP. Количество одновременно выполняемых потоков тоже вдвое меньше — всего четыре. Если ориентироваться на данные AMD, приведённые для ускорителя Radeon Instinct MI25, также базирующегося на ядре Vega 10, то чипу придётся работать на частоте более 1,5 ГГц, чтобы достичь описываемых разработчиком 12,5 Тфлопс при одинарной точности вычислений (FP32). Что касается особенностей архитектуры Vega 10, то они нами уже описывались, а о производительности рассуждать рано — следует дождаться полноценной продажной версии Radeon RX Vega в тестовой лаборатории.

window-new
Soft
Hard
Тренды 🔥