На форуме ITF USA 2019 бельгийский исследовательский центр Imec показал образец важной структуры чипа, выпущенного с использованием 3-нм норм производства. Тем самым разработанная для этого технология и техпроцессы обещают открыть путь к массовому производству как 3-нм чипов, так и решений с меньшими технологическими нормами. Техпроцесс выдерживает масштабирование и может отодвинуть финал действия закона Мура.

Условная структура транзистора на кристалле и сопутствующих элементов

Уточним, с техпроцессом с нормами 3 нм ассоциируется шаг металлических линий (проводников) шириной 21 нм. В данном случае 3 нм ― это размер минимально возможного расстояния между двумя линиями на кристалле, но другие топологические элементы на кристалле не могут и не обязаны быть соизмеримыми с максимально допустимым разрешением 3-нм проекции.

Опытную 3-нм структуру специалисты Imec последовательно изготавливали с использованием иммерсионной литографии с помощью 193-нм сканера и с помощью EVU-сканера с излучением 13,5 нм. Для 193-нм проекции с целью изготовления линий и траншей для заполнения металлами были задействованы технологии самостоятельно выравнивающихся масок (self-aligned quadrupole patterning, SAQP) с использованием четырёх масок (циклов проекции). Сканеры EUV «рисовали» блоки и структуры для сквозной (межслойной) металлизации. В целом задействованный Imec техпроцесс повторял основные шаги, свойственные изобретённому компанией IBM так называемому двойному дамасскому методу, когда иной металл вносился и проявлялся узором на базовой поверхности.

Imec сумел изготовить 3-нм слой M2 (металлический слой контактов в контактной структуре чипа)

Основной целью эксперимента Imec было показать, что с помощью разработанного 3-нм техпроцесса можно снижать размеры таких важных элементов, как сквозные и горизонтальные контакты в металлических слоях (слой Back-End-Of-Line ― это всё, что ниже кристалла и предназначено для передачи сигналов и питания от кристалла к монтажной плате). Без уменьшения размеров контактов нечего и мечтать об уменьшении площади кристаллов. Опытная структура Imec доказала, что контактный слой M2 можно уменьшить с кратностью 0,7 и, тем самым, соблюсти пропорции между уменьшением площади кристалла и сохранением требуемого числа контактов.

В качестве материала для заполнения углублений (траншей) в полупроводнике специалисты Imec использовали рутений (Ru) и диэлектрик со значением постоянной, равной 3.0. Как мы сообщали, медь плохо подходит для мельчающих техпроцессов и учёные вынуждены переходить на новые материалы для изготовления металлических проводников и контактов в чипах. Также новые материалы и рутений в частности позволяют обходиться без защитного диффузионного барьера вокруг металлических проводников. Например, медь без этого не может, иначе электромиграция атомов меди «отравит» близлежащие кремниевые структуры.

Изображение и данные измерения опытной 3-нм контактной структуры из рутения (Imec)

Измерение ёмкостных и резистивных характеристик опытной 3-нм структуры показали, что их характеристики улучшились на 30 % по сравнению с предыдущим поколением структур. Надёжность в отношении проявлений электромиграции также оказалась на высоте: после 530 часов нагрева температурой 330 °C признаков электромиграции не обнаружено. В свою очередь, измерение на диэлектрический пробой выявило надёжность структуры на уровне 10 лет при температуре 100 °C. С этим можно и нужно работать.

По сообщению китайского издания South China Morning Post, группа китайских исследователей из Института микроэлектроники китайской академии наук разработала транзистор, который можно будет выпускать в рамках 3-нм техпроцесса. В отличие от 3-нм структуры транзистора компании Samsung, предполагающей переход на полностью окружённые затворами каналы в виде наностраниц, «китайский» 3-нм транзистор выполнен в виде каналов из вертикальных FinFET-рёбер, окружённых затворами только с трёх сторон. Другое отличие китайской разработки заключается в материале, из которого изготавливается транзистор. Это ферроэлектрик, и в этом суть изобретения. Кстати, на него уже выдан патент.

Эволюция транзисторов (Samsung)

Проблема при изготовлении 3-нм транзистора даже не в том, что его размеры становятся слишком маленькими (сравнимыми, например, с нитью ДНК). Препятствием для уменьшения размера транзистора является так называемая больцмановская тирания (Boltzmann Tyranny). Это фундаментальное ограничение, которое сопровождается снижением рассеивания мощности в процессе работы электронного прибора. Попросту говоря, после определённого уменьшения размера транзистора он перестаёт рассеивать рабочее тепло и, следовательно, сгорает. Чтобы этого не произошло, необходимо снижать питание, но ниже порогового значения опуститься нельзя. Это противоречит физике процессов в полупроводниках. И тогда на помощь приходят ферроэлектрики. Точнее, такое теоретически известное и парадоксальное явление в ферроэлектриках, как отрицательная ёмкость.

Устойчивый отрицательный конденсатор впервые представлен физически всего лишь два неполных месяца назад. Но это явление предсказывалось давно и даже воспроизводилось экспериментально, но с соблюдением строго заданных условий. Суть явления в том, что по мере роста напряжения ёмкость не увеличивается, а уменьшается. Это позволит снизить напряжение питания ниже порогового значения. Китайские разработчики сумели воплотить эффект отрицательной ёмкости в конструкции 3-нм транзистора. Если верить поставленным экспериментам, напряжение питания транзисторов удалось снизить в два раза по сравнению с теоретическим минимумом.

На следующем этапе китайские учёные намерены создать техпроцессы для коммерческого внедрения разработки. Однако они соглашаются, что на это уйдёт несколько лет. Для поощрения процесса китайские власти готовы освободить компании, желающие заняться внедрением разработки, от уплаты налога сроком на 5 лет. Если всё получится, Китай сократит отставание от мировых лидеров по производству полупроводников.

Сегодня компания Samsung Electronics сообщила о планах по развитию техпроцессов для выпуска полупроводников. Главным текущим достижением компания считает создание цифровых проектов опытных 3-нм чипов на основе патентованных транзисторов MBCFET. Это транзисторы с множеством горизонтальных наностраничных каналов в вертикальных FET-затворах (Multi-Bridge-Channel FET).

Эволюция транзисторов (Samsung)

В составе альянса с IBM компания Samsung разрабатывала несколько иную технологию производства транзисторов с каналами полностью окружёнными затворами (GAA или Gate-All-Around). Каналы предполагалось делать тонкими в виде нанопроводов. Впоследствии Samsung отошла от этой схемы и запатентовала структуру транзисторов с каналами в виде наностраниц. Такая структура позволяет управлять характеристиками транзисторов за счёт манипуляции как числом страниц (каналов), так и регулируя ширину страниц. Для классической технологии FET подобный манёвр невозможен. Чтобы увеличить мощность FinFET-транзистора необходимо умножать число FET-рёбер на подложке, а это расход площади. Характеристики транзистора MBCFET можно менять в рамках одного физического затвора, для чего нужно задать ширину каналов и их количество.

Наличие цифрового проекта (taped out) опытного чипа для выпуска с использованием техпроцесса GAA позволило Samsung определить границы возможностей транзисторов MBCFET. Следует учитывать, что это пока данные компьютерного моделирования и окончательно о новом техпроцессе можно будет судить только после запуска его в массовое производство. Тем не менее, точка отсчёта есть. В компании сообщили, что переход от 7-нм техпроцесса (очевидно, первого поколения) на техпроцесс GAA обеспечит сокращение площади кристалла на 45 % и снижение потребления на 50 %. Если не экономить на потреблении, то производительность можно увеличить на 35 %. Ранее Samsung экономию и рост производительности при переходе на 3-нм техпроцесс перечисляла через запятую. Оказалось всё-таки, или одно, или другое.

Важным моментом для популяризации 3-нм техпроцесса компания считает подготовку общедоступной облачной платформы для независимых разработчиков чипов и бесфабричных компаний. В Samsung не стали прятать среду разработки, проверки проектов и библиотеки на производственных серверах. Для проектировщиков во всём мире будет доступна платформа SAFE (Samsung Advanced Foundry Ecosystem Cloud). Облачная платформа SAFE создавалась с участием таких крупнейших публичных облачных сервисов, как Amazon Web Services (AWS) и Microsoft Azure. Свои инструменты для проектирования в рамках SAFE предоставили разработчики систем проектирования компании Cadence и Synopsys. Это обещает упростить и удешевить процесс создания новых решений для техпроцессов Samsung.

Возвращаясь к 3-нм техпроцессу Samsung, добавим, компания представила первую версию пакета для разработки чипов ― 3nm GAE PDK Version 0.1. С его помощью уже сегодня можно приступить к проектированию 3-нм решений или, по крайней мере, подготовиться к встрече этого техпроцесса Samsung, когда он станет массовым.

Дальнейшие планы компания Samsung озвучивает следующим образом. Во второй половине текущего года будет запущено массовое производство чипов с использованием 6-нм техпроцесса. Тогда же завершится разработка 4-нм техпроцесса. Разработка первых продуктов Samsung с использованием 5-нм техпроцесса будет завершена нынешней осенью, с запуском в производство в первой половине следующего года. Также до конца текущего года Samsung завершит разработку техпроцесса 18FDS (18 нм на пластинах FD-SOI) и 1-Гбит чипов eMRAM. Техпроцессы от 7 нм до 3 нм будут использовать сканеры EUV с нарастающей интенсивностью, и при этом на счету будет каждый нанометр. Дальше за путь вниз каждый шаг будет делаться с боем.

Как неоднократно сообщалось, с транзистором размерами менее 5 нм надо что-то делать. Сегодня производители чипов самые передовые решения выпускают с использованием вертикальных затворов FinFET. Транзисторы FinFET ещё можно будет выпускать с использованием 5-нм и 4-нм техпроцесса (что бы ни понималось под этими нормами), но уже на этапе производства 3-нм полупроводников структуры FinFET перестают работать так, как надо. Затворы транзисторов оказываются слишком малы, а управляющее напряжение недостаточно низким, чтобы транзисторы продолжали выполнять свою функцию вентилей в интегральных схемах. Поэтому отрасль и, в частности, компания Samsung, начиная с 3-нм техпроцесса перейдёт на изготовление транзисторов с кольцевыми или всеохватывающими затворами GAA (Gate-All-Around). Свежим пресс-релизом компания Samsung как раз представила наглядную инфографику о структуре новых транзисторов и о преимуществе их использования.

Samsung

Как показано на иллюстрации выше, по мере снижения технологических норм производства затворы прошли путь от планарных структур, которые могли контролировать одну-единственную область под затвором до вертикальных каналов, окружённых затвором с трёх сторон и, наконец, приблизились к переходу на каналы, окружённые затворами со всех четырёх сторон. Весь этот путь сопровождался увеличением площади затвора вокруг управляемого канала, что позволяло снижать питание транзисторов без ущерба для токовых характеристик транзисторов, следовательно, вело к увеличению производительности транзисторов и к снижению токов утечек. Транзисторы GAA в этом плане станут новым венцом творения и при этом не потребуют значительной переделки классических КМОП-техпроцессов.

Samsung

Окружённые затвором каналы могут выпускаться как в виде тонких перемычек (нанопроводов), так и в виде широких мостов или наностраниц. Компания Samsung сообщает о выборе в пользу наностраниц и заявляет о защите разработки патентами, хотя все эти структуры она разрабатывала, ещё входя в альянс с IBM и другими компаниями, например, с AMD. Новые транзисторы Samsung будет называть не GAA, а патентованным именем MBCFET (Multi Bridge Channel FET). Широкие страницы каналов обеспечат значительные токи, которые трудно достижимы в случае нанопроводных каналов.

Samsung

Переход к кольцевым затворам позволит также увеличить энергоэффективность новых транзисторных структур. Это означает, что напряжение питания транзисторов можно уменьшить. Для FinFET структур условным порогом снижения питания компания называет 0,75 В. Переход на транзисторы MBCFET опустит эту границу ещё ниже.

Samsung

Следующим преимуществом транзисторов MBCFET компания называет необычайную гибкость решений. Так, если характеристиками транзисторов FinFET на стадии производства можно управлять только дискретно, закладывая в проект определённое число рёбер на каждый транзистор, то проектирование схем с транзисторами MBCFET будет напоминать тончайший тюнинг под каждый проект. И это будет сделать очень просто: достаточно будет выбрать необходимую ширину каналов-наностраниц, а этот параметр можно изменять линейно.

Samsung

Для производства MBCFET-транзисторов, как уже сказано выше, классический техпроцесс КМОП и установленное на заводах промышленное оборудование подойдут без значительных изменений. Небольшой доработки потребует только этап обработки кремниевых пластин, что вполне объяснимо, и всё. Со стороны контактных групп и слоёв металлизации даже не придётся ничего менять.

Samsung

В заключение Samsung впервые даёт качественную характеристику тем улучшениям, которые принесёт с собой переход на 3-нм техпроцесс и транзисторы MBCFET (уточним, Samsung прямо не говорит о 3-нм техпроцессе, но ранее она сообщала, что 4-нм техпроцесс всё ещё будет использовать транзисторы FinFET). Итак, по сравнению с 7-нм FinFET техпроцессом переход на новые нормы и MBCFET обеспечит снижение потребления на 50 %, увеличение производительности на 30 % и уменьшение площади чипов на 45 %. Не «или, или», а именно в совокупности. Когда это произойдёт? Может так статься, что уже к концу 2021 года.

Как сообщают тайваньские источники, на этой неделе Национальное агентство Тайваня по контролю за окружающей средой (EIA) выдало оценку проекту компании TSMC по строительству завода для выпуска полупроводников с технологическими нормами 3 нм. Вопрос согласования требований к водным и энергетическим ресурсам нового завода с возможностями в районе предполагаемого строительства стоит не просто остро, а предельно остро. Хотя вода и энергия на Тайване подаются с превышением потребностей промышленности и населения, это не означает, что того и другого в избытке. Вновь построенный завод способен исчерпать ресурсы и вызвать коллапс в регионе.

На заводе TSMC

Для строительства 3-нм полупроводникового завода TSMC выбран один из южных технологических парков страны — Nanke Park. Компания планирует начать строительство во второй половине 2020 года, начать установку промышленного оборудования в 2021 году и в 2022 году приступить к серийному выпуску 3-нм продукции. Компания Samsung, напомним, обещает начать массовый выпуск 3-нм чипов едва ли не в 2020 году.

Согласно постановлению агентства EIA, обязательным условием для строительства 3-нм завода TSMC станет использование 20 % электроэнергии из возобновляемых источников и повторного использования воды в объеме не менее 50 % от суточной необходимости. Общая суточная потребность завода оценивается в 75 000 тонн. Суточная потребность региона, где будет строиться завод, составит 880 000 тонн. В регион поставляется 930 000 тонн воды, что превышает потребности, но несильно. Поэтому с учётом развития региона (промышленности и населения) однозначно придётся наращивать этот ресурс.

То же самое с электроэнергией. Один только сканер диапазона EUV потребляет в сутки до 30 000 кВт∙ч, а таких будет не один или два, а от 10 до 20 установок. Кстати, эффективность современных сканеров с мощностью излучения 250 Вт составляет всего 0,02 %. Неэкономно, но других вариантов нет. Общей оценки по потреблению электроэнергии 3-нм завода TSMC нет, но все мощности TSMC, например, по итогам 2016 года потребили 8,85 млрд кВт·ч. Это без малого 1 % от выработанной электроэнергии в России в 2016 году. Масштаб потребления должен впечатлить.

В заключение добавим, что на строительство 3-нм завода компания TSMC планирует потратить около 600 млрд новых тайваньских долларов, что эквивалентно $19,45 млрд.

На днях TSMC провела такое ежегодное мероприятие, как форум поставщиков компании — материалов, оборудования, технологий и прочего. По результатам года среди представителей из свыше 700 компаний со всего мира были выбраны и премированы девять наилучших. Но сейчас речь не об этом, хотя масштабы зависимости контрактного производителя от поставщиков впечатляют безо всяких оговорок. На форуме генеральный директор TSMC Си Си Вэй (CC Wei) сделал интересное объявление. Так, на юге Тайваня вблизи города Тайнань компания будет строить новый завод для обработки кремниевых пластин. Необычное в данном случае то, что это будет завод по обработке 200-мм подложек, а не ставших массовыми 300-мм пластин.

Генеральный директор TSMC Си Си Вэй (фото Digitimes)

Последней раз компания строила фабрику для обработки 200-мм подложек примерно 15 лет назад. Основная разница между 200-мм и 300-мм пластинами в том, что на пластинах большего диаметра получается в два раза больше чипов, чем на пластинах меньшего диаметра. В два раза! Это серьёзный фактор, влияющий на себестоимость микросхем. Почему TSMC пошла на этот шаг, пока остаётся только догадываться. Шеф компании утверждает, что это потребовалось для удовлетворения растущего спроса со стороны клиентов. Также нет ясности с техпроцессами, которые будут внедрены на новом предприятии. Коротко сообщается, что это будет специализированный техпроцесс, что бы это ни значило.

В то же время напомним, научный парк вблизи Тайнаня выбран местом строительства будущего завода TSMC для внедрения 3-нм техпроцесса. Предприятие должно быть построено к 2022 году с инвестициями в районе $20 млрд. Это огромные деньги, как и потребуются значительные ресурсы в виде воды и электроэнергии для обеспечения производственной деятельности предприятия. Поэтому может так статься, что компания решила изменить планы по вводу в строй 3-нм техпроцессов. Например, построив для этого менее масштабный завод с прицелом на обработку 200-мм пластин. Если это так, то это очередной звоночек полупроводниковой отрасли — на горизонте маячит замедление со всеми вытекающими неприятностями.

В понедельник на стартовавшей годовой конференции International Electronic Devices Meeting (IEDM 2018) глава контрактного подразделения компании Samsung Electronics д-р Юнг (Dr. ES Jung) сделал интересное заявление. Согласно приведённой на сайте Pulsenews цитате (которой нет в официальном пресс-релизе), Samsung намерена запустить массовое производство чипов с использованием 3-нм техпроцесса в 2020 году. Ранее компания Samsung официально сообщала, что техпроцесс с нормами 3 нм с использованием кольцевых затворов (Gate-All-Around Early/Plus, 3GAAE/GAAP) будет внедрён в массовое производство в 2021 году. Если компания действительно собирается форсировать внедрение 3-нм техпроцесса, то это означает, что она нацелена на значительный рывок на рынке контрактных полупроводников.

Глава контрактного полупроводникового производства Samsung д-р Юнг (Dr. ES Jung)

По поводу 3-нм техпроцесса GAA в пресс-релизе Samsung сказано, что полное название технологии звучит как Multi-Bridge-Channel FET(MBCFET). Каналы транзисторов в такой структуре представляют собой вертикальный стек из нескольких уложенных друг на друга наностраниц (мостов), каждая из которых окружена собственным затвором. Характеристиками таких транзисторов легко управлять, варьируя ширину наностраниц и их количество, тем самым оптимизируя транзисторы для той или иной задачи. Что самое приятное, эти структуры можно выпускать на тех же самых линиях, что и структуры с транзисторами FinFET с совпадением технологий производства до 90 %. Необходимо лишь изменить часть фотошаблонов, что обеспечит простую миграцию с FinFET-техпроцессов на GAA-техпроцессы.

Каналы транзисторов превратятся в «перемычки» из нанопроводов и наностраниц (изображение IBM)

Без учёта цитаты на Pulsenews, Samsung говорит о завершении квалификации 3-нм техпроцесса. Начало производства с этими нормами стартует по плану, а всё оставшееся до этого момента время компания посвятит шлифовке деталей нового техпроцесса. Да, самое интересное, что Samsung выпустила опытный массив SRAM с использованием 3-нм техпроцесса MBCFET, однако пока данных о характеристиках образца нет. Как только они появятся, мы сразу об этом сообщим.

wsj.com

Зачем Samsung нужен этот рывок, если он действительно запланирован? Обоснованно предполагается, что Samsung необходимо усилить направление на контрактное производство чипов. Это снизит зависимость от рынка DRAM, который подвержен сильным колебаниям. На этапе внедрения 7-нм техпроцесса Samsung уступила компании TSMC, но может обогнать её на этапе внедрения 3-нм техпроцесса. Сейчас Samsung вкладывает огромные деньги в полупроводниковые предприятия по выпуску чипов, включая контрактное производство. В ближайшие годы она рассчитывает довести годовую выручку на этом направлении до $10 млрд и выше, тогда как в прошлом году выручила около $4,6 млрд. Выход на цифру $10 млрд сделает Samsung второй по величине в мире на рынке контрактников после TSMC.

По данным сайта EXPreview, руководство компании TSMC подтвердило планы начать массовое производство 3-нм полупроводниковой продукции в 2022 году. На сегодняшний день к выпуску 3-нм чипов ускоренными темпами идут только две компании: TSMC и Samsung. Причём Samsung может сделать это первой на один год раньше TSMC — в 2021 году. Компания Intel застряла на этапе снижения уровня брака при  производстве с технологическими нормами 10 нм, а GlobalFoundries внедряет первое поколение 7-нм техпроцесса и рассматривает вариант последующего перехода сразу на 3-нм техпроцесс (но она вряд ли сделает это раньше Samsung).

Итак, компания TSMC сообщила, что Национальное агентство Тайваня по контролю за окружающей средой (EIA) утвердило предварительные планы строительства завода в научном парке города Тайнань (Tainan Science Park). Это производство изначально нацелено на выпуск 3-нм продукции и расположено рядом с уже строящимся заводом Fab 18, который будет выпускать 5-нм полупроводники. Определена также сумма инвестиций в проект — порядка 600 млрд новых тайваньских долларов, что сегодня эквивалентно $19,4 млрд. В 5-нм завод, отметим, TSMC инвестирует $25 млрд.

В собственность TSMC земля под строительство завода для выпуска 3-нм чипов площадью 18 гектар перейдёт в 2020 году. Строительство предприятия должно начаться в том же году с началом установки промышленного оборудования в 2021 году. Тем самым 3-нм завод TSMC может успеть войти в строй до конца 2022 года. Во всяком случае, в 2023 году он уже будет выпускать массовую продукцию.

Imec продолжает радовать разработками, открывающими путь к производству полупроводников с нормами менее 5–3 нм. Среди прочих докладов на симпозиуме VLSI Technology 2018 разработчики центра рассказали о найденной серии технологических цепочек, которая позволит выпускать комплементарные пары полевых транзисторов с использованием технологических норм менее 3 нм (complementary FET, CFET). Процесс производства CFET по энергоэффективности и производительности транзисторов может в итоге превзойти техпроцесс FinFET применительно к технологическим нормам 3 нм. Более того, техпроцесс CFET открывает возможность уменьшить на 50 % размеры как стандартных (цифровых) ячеек, так и ячеек памяти SRAM.

Слева указаны варианты строения ячеек (стандартной и SRAM), а справа — предложенная Imec комплиментарная структура из двух транзисторов

Напомним, что на использовании комплементарных пар транзисторов базируется классические КМОП (CMOS) техпроцессы производства микросхем. Это транзисторы с разным типом проводимости (n и p), но идентичные или почти идентичные по параметрам. Разработчики Imec внесли смелое предложение создавать на кристалле комплиментарные транзисторы не рядом, а друг над другом. В предложенной Imec цепочке операций по обработке кремниевой пластины полевой транзистор n-типа (nFET) располагается над полевым транзистором p-типа (pFET).

Транзистор pFET выполнен в виде вертикального ребра (фактически FinFET), а транзистор nFET в виде вынесенной над ним наностраницы (по сути такого же ребра FinFET). Особая прелесть данной конструкции в том, что она создаётся в обычном техпроцессе, как для выпуска транзисторов FinFET. Анализ конструкции с помощью TCAD-инструментов доказывает, что производительность и потребление CFET, выпущенных с использованием 3-нм техпроцесса, превзойдёт показатели транзисторов FinFET в лучшую сторону. Тем не менее, есть проблема, с которой ещё придётся разобраться — это высокое паразитное сопротивление участка подключения истока к верхнему nFET-транзистору (происходит значительное падение напряжения Vss). Данную проблему можно решить, например, за счёт использования рутения в качестве проводника.

Что касается размера ячеек, то «цифровую» или стандартную ячейку в случае CFET удаётся свести к схеме с тремя активными рёбрами FinFET (три контактных площадки в первом слое металлизации), а ячейку SRAM — к схеме с четырьмя активными рёбрами FinFET. Современные же техпроцессы дают возможность создавать ячейку с 6 активными рёбрами и не меньше (6T). На картинке выше, поясним, показаны только активные рёбра FinFET. Рёбра-пустышки, которые разделяют активные FinFET, но не задействованы в схеме ячейки, на картинке заменены пустыми местами, но на кристалле они физически присутствуют и занимают место. «Двухэтажные» комплементарные транзисторы позволят с пользой использовать окружающую площадь. В этом с Imec согласны партнёры по программе разработки компании GlobalFoundries, Huawei, Intel, Micron, Qualcomm, Samsung, SK Hynix, Sony Semiconductor Solutions, TOSHIBA Memory, TSMC и Western Digital.

Судя по всему, со временем переход на техпроцессы с нормами 3 нм — дело уже решённое. Компания Samsung планирует внедрить 3-нм полупроводниковую литографию в 2021 году, а компания TSMC — в 2022-м. На бумаге всё это выглядит хорошо, но на пути к новым «глубинам» полно и оврагов.

Процессор IBM CMOS 7S: 7 слоёв медных соединений с удалённым для наглядности диэлектриком (IBM)

Для конференции IEEE International Interconnect Technology Conference 2018 (IITC 2018) специалисты исследовательского центра Imec подготовили 11 документов, в которых рассматриваются вопросы использования современных технологий и материалов в производстве чипов с нормами 3 нм и ниже. Основная проблема заключается в том, что для создания внутричиповых соединений — проводников и межслойной металлизации — индустрия и дальше желала бы использовать так называемую дамасскую технологию (damascene metallization).

Дамасскую технологию, названную по аналогии с одноимённой средневековой технологией нанесения рельефного узора на металлические изделия, предложила компания IBM. В прошлом году как раз исполнилось 20 лет с момента первого выпуска процессоров IBM с использованием медных соединений вместо алюминиевых. Высокая по сравнению с алюминием проводимость меди на ровном месте позволила увеличить производительность решений на 30 %, чем позже воспользовались все, включая Intel и AMD.

Пример последовательности технологии двойного дамасского процесса (в две линии вместо одной, но суть та же)

Технология IBM заключается в изготовлении траншей в изоляторе с последующим внесением меди и удалением (полировкой) излишков, и так до 5–10 слоёв, в зависимости от потребностей. При этом медь покрывается защитной плёнкой — диффузионным барьером для предотвращения электромиграции, что можно расценить как защиту от «отравления» полупроводниковых структур атомами меди. Технология отработана и хорошо себя показала, но медь для технологических норм от 3 нм и ниже уже не подходит.

Вместо меди Imec предлагает использовать кобальт, рутений или графен. Оба металла и графен имеют меньшее сопротивление, чем медь, но не лишены своих недостатков. В докладе Imec рассматривает надёжность и перспективы новых материалов. Например, соблазнительный вариант использовать кобальт без защитных диффузионных барьеров. При этом разработчики также выяснили, что нитрид тантала в качестве диффузионного барьера может использоваться с техпроцессами ниже 2 нм. Это, кстати, может продлить жизнь медным соединениям, что было бы, возможно, самой экономически оправданной технологией.

Зависимость сопротивления сквозной металлизации от используемого материала и сечения контакта (Imec)

Нет смысла объяснять, что вопросами металлических соединений в чипах интересуются не только в Imec. В программе бельгийцев принимают партнёрское участие компании GlobalFoundries, Huawei, Intel, Micron, Qualcomm, Samsung, SK Hynix, SanDisk/Western Digital, Sony Semiconductor Solutions, TOSHIBA Memory и TSMC, что само за себя говорит о важности этого направления.

Компания TSMC, как известно, для производства полупроводников с нормами 5 нм и 3 нм строит по одному новому заводу для каждого техпроцесса. Компания GlobalFoundries может последовать по похожему пути. Правда, за одним исключением. Второй в мире по величине производитель чипов может пропустить 5-нм производство и сразу перейти с 7-нм техпроцесса на 3-нм.

В интервью нашим коллегам с сайта EE Times новый исполнительный директор GlobalFoundries Том Каулфилд (Tom Caulfield) признался, что на сегодняшний день он не может сказать, будет ли разработчиками чипов востребован 5-нм техпроцесс, но точно уверен, что 3-нм техпроцесс предложит достаточно преимуществ по сравнению с техпроцессом с нормами 7 нм, чтобы заинтересовать разработчиков, не имеющих своих заводов.

Означает ли это, что компания собирается пропустить 5-нм техпроцесс, как она сделала это с 10-нм техпроцессом? С учётом тех сложностей, которые приходится преодолевать, это может оказаться правильным или, точнее, экономически обоснованным решением. В конце концов, TSMC, которая идёт напролом, зарабатывает примерно в 6 раз больше денег, чем GlobalFoundries. Последняя просто не может позволить себе бить по площадям и вынуждена избирательно прикладывать силы и средства.

Заводской комплекс GlobalFoundries в Дрездене (бывший завод AMD)

Вопрос строительства завода для 3-нм производства тоже требует изучения. С одной стороны, GlobalFoundries хотела бы построить предприятие в США, укрепив местную экономику и обеспечив государству технологическую безопасность. Но те же заводы в Германии приносят компании существенно больше прибыли, чем завод Fab 8 в Нью-Йорке. Заводы в Дрездене дают GlobalFoundries 25 центов со вложенного доллара (по словам Каулфилда). В США этот показатель существенно ниже. У компании есть площадки для заводов в Сингапуре и Китае. Однако с нынешней политикой Трампа подобные инвестиции в Азию могут быть банально запрещены.

Производственный комплекс GlobalFoundries Fab 8. Фото FinanceFeeds.net

Оставим муки выбора руководству GlobalFoundries. Но напомним, что видными клиентами компании считаются AMD и IBM. Каждая из этих компаний по-своему важна для экономики США и для обеспечения национальной безопасности этой страны. Если власти расщедрятся на финансовую поддержку проекта, выбор в пользу США будет очевиден и предопределён.

Компания Cadence и бельгийский институт Imec опубликовали пресс-релиз, в котором раскрыли планы по разработке 64-битного процессора для опытного выпуска с использованием 3-нм техпроцесса. Доработанные особым образом библиотеки и инструменты Cadence по проектированию чипов, а также опыт и знания специалистов Imec в области полупроводниковой литографии открывают возможность раннего воплощения в кремнии 3-нм процессора. В опытное производство цифровой проект будет направлен позднее в текущем году с целью выпустить рабочий чип до окончания года.

Базовая конструкция сканера диапазона EUV

Опытное производство и фотошаблоны для выпуска 3-нм чипа готовит институт Imec. В производстве решения будут задействованы как 193-нм сканеры и иммерсионная литография (с погружением в жидкость), так и сканер диапазона EUV. Ранее Cadence и Imec уже работали вместе над проектом по выпуску опытного 5-нм решения и намерены перенести опыт сотрудничества на выпуск опытного 3-нм процессора. Ранний доступ к опытному производству поможет обнаружить слабые места в техпроцессе задолго до его внедрения в массовое производство. Например, таким образом было обнаружено случайное появление дефектов в рамках опытного выпуска 5-нм решений.

Предполагается, что опытный 3-нм процессор будет производиться с двойной проекцией в случае использования EUV-сканеров (по два фотошаблона на рабочий слой и, соответственно, по два прохода сканером) и с четырьмя фотошаблонами на слой для остальных рабочих слоёв микросхемы с использованием 193-нм сканера (self-aligned quadruple patterning, SAQP). Со временем, когда ASML выпустит EUV-сканеры с улучшенной оптической системой (с цифровой апертурой 0,5 или выше), для обработки каждого слоя с помощью EUV-сканеров будет достаточно одного прохода сканером и одного фотошаблона. Но это произойдёт после 2022 года.

Перспективы освоения новых технологических норм с помощью сканеров ASML (ASML)

Кроме собственно уменьшения масштаба технологических норм 3-нм полупроводники потребуют других новшеств. В частности, два первых металлических слоя должны быть выполнены из кобальта. Это снизит эффект электромиграции и уменьшит сопротивление проводников. Также потребуется изменить структуру транзисторов. Транзисторы с высокими монолитными затворами-рёбрами FinFET уйдут в прошлое, а вместо них появятся составные затворы из нанопроводников или наностраниц.