Теги → производство микросхем
Быстрый переход

Samsung увеличит расходы на расширение выпуска 3D NAND

Лучшая защита — это нападение. Компания Samsung Electronics, сообщает сайт DigiTimes со ссылкой на южнокорейское издание Chosun Ilbo, намерена резко увеличить капитальные затраты на расширение выпуска энергонезависимой памяти типа 3D NAND (многослойной NAND-флеш). В свете аналогичных усилий, предпринимаемых конкурентами и, что более опасно — китайцами, наращивание объёмов выпуска 3D NAND может стать единственным правильным ответом Samsung на вызовы времени.

Завод Samsung в Пхёнтек (http://www.koreaherald.com)

Завод Samsung в Пхёнтек (http://www.koreaherald.com)

В 2018 году, сообщают источники, компания Samsung потратила и потратит на развитие производства NAND-флеш около $6,4 млрд. В 2019 году на те же цели компания планирует потратить порядка $9 млрд. Означенные сумму будут направлены преимущественно на расширение производственных линий по выпуску 3D NAND на заводе в городе Пхёнтэк (Pyeongtaek), Южная Корея, и на заводе компании в городе Сиань (Xian), Китай. Запланированное расширение, считают местные источники, «зацементирует» лидирующую позицию Samsung на рынке NAND-флеш.

Как свидетельствуют независимые аналитические наблюдения, с начала текущего года цены на память типа NAND практически прекратили рост и даже начали снижаться, переломив длившуюся почти два года пагубную для потребителей NAND тенденцию к росту. В свете наращивания производства памяти компаниями Samsung, SK Hynix, Micron, Intel, Toshiba/Western Digital/SanDisk и даже подающими робкий голос китайцами из компании XMC/Yangtze River Storage Technology, контрактные цены на NAND во второй половине года обещают следовать «мягким» тенденциям и продолжить этот курс в 2019 году. Проще говоря, память NAND начнёт дешеветь.

90(+)-слойная 3D NAND производства Samsung

90(+)-слойная 3D NAND производства Samsung

С точки зрения производителей, в удешевлении памяти NAND скрывается угроза. Очень скоро может наступить этап перепроизводства со всеми вытекающими неприятностями — это снижение цен и потеря выручки и прибыли. Очевидно, выстоит в этой ситуации тот, кто сможет выпускать больше и (или) дешевле. Компания Samsung делает ставку на больше, дешевле и... технологичнее.

Samsung приступила к производству 96-слойной памяти 3D NAND

Пока конкуренты готовятся приступить к производству 96-слойной памяти 3D NAND или только-только завершают разработку подобной памяти, компания Samsung начинает массовый выпуск самых технологически развитых многослойных чипов флеш-памяти. Компания выпустила пресс-релиз, в котором сообщила о запуске в массовое производство 256-Гбит чипов 3D NAND TLC (в терминологии Samsung — V-NAND) пятого поколения.

Память пятого поколения включает как беспрецедентное пока количество слоёв — свыше 90, так и новый интерфейс Toggle DDR 4.0 микросхем памяти. Тем самым скорость обмена между памятью NAND и контроллером выросла на 40 % до 1,4 Гбит/с. Отметим, интерфейс Toggle DDR 3.0 позволял организовать скорость обмена с чипами до 800 Мбит/с. Разница между Toggle DDR 4.0 и Toggle DDR 3.0 больше 40 %, но в Samsung не раскрывают организацию микросхем памяти нового поколения, поэтому оставим этот момент на совести составителя пресс-релиза. Важно то, что в сравнении с 64-слойными предшественниками потребление интерфейса и чипа не увеличилось, поскольку одновременно снижено рабочее питание микросхем с 1,8 В до 1,2 В.

В данном анонсе Samsung следует обратить внимание на тот факт, что компания не обозначает новинки как 96-слойные решения, а только как 90+. Между тем каждый такой чип состоит из двух установленных друг на друга 48-слойных кристаллов 3D NAND. Куда делись недостающие слои? Скорее всего, в месте стыка двух кристаллов происходит разрушение слоёв или компания отключает эти слои в связи с высоким уровнем отказа ячеек в них.

96-слойная 3D NAND может быть составлена из двух 48-слойных кристаллов 3D NAND (International Memory Workshop 2018)

96-слойная 3D NAND может быть составлена из двух 48-слойных кристаллов 3D NAND (International Memory Workshop 2018)

Другой интересный момент в анонсе — это достаточно маленькая ёмкость 90-слойных чипов — всего 256 Гбит. Во-первых, это уменьшает площадь кристалла и позволяет с каждой кремниевой пластины получить больше микросхем. Во-вторых, ячейки памяти получаются достаточно большими по площади и, следовательно, становятся более устойчивыми к износу. Наконец, большая площадь ячеек позволяет улучшить параметры записи и чтения в ячейках. Так, продолжительность операций записи в ячейку в 96-слойной памяти сократилась на 30 % до 500 мкс, а скорость чтения «значительно» улучшила свои параметры и ускорилась до 50 мкс.

Помимо прочего Samsung улучшила технологию производства 3D NAND. Во-первых, за счёт улучшений в процесс депонирования (внесение примесей) при производстве слоёв производительность процесса ускорилась на 30 %. Иначе говоря, выход продукции за единицу времени увеличился почти на треть. Во-вторых, компания смогла на 20 % уменьшить толщину слоёв без возникновения перекрёстных помех. Это означает, что сокращены токовые маршруты, длины которых влияют как на потребление, так и на внутренние процессы по обслуживанию ячеек (по обработке данных внутри памяти).

Несмотря на все достижения, равным которым в индустрии нет, компания Samsung не собирается почивать на лаврах. Вскоре Samsung в пятом поколении 3D NAND обещает представить как 1-Тбит микросхемы памяти, так и память с ячейкой QLC, которая будет хранить четыре бита данных.

TSMC настроена обойти Intel на её же поле

На протяжении многих лет Intel была известна как безусловный лидер в области передовых полупроводниковых производственных норм, осваивая их задолго до конкурентов. Эта позиция позволяла Intel выводить на рынок чипы, противостоять которым конкуренты не могли по структуре затрат, что выливалось в невероятный уровень рентабельности.

Но в последние годы лидерство Intel в области техпроцессов стало ускользать из-за постоянных задержек в освоении технологии массового 10-нм производства. По сути, уже 4 года компания эксплуатирует 14-нм техпроцесс, выжимая из него все соки. Сегодня Intel не только перестала быть безоговорочным лидером в этой области, но и фактически отстаёт. Самый главный её конкурент — Taiwan Semiconductor Manufacturing Company (TSMC) — недавно начал массовое производство чипов с соблюдением 7-нм норм (что примерно эквивалентно 10-нм технологии Intel). При этом Intel, хотя и начала ограниченные поставки первых 10-нм чипов, доведёт техпроцесс до уровня массового производства лишь в 2019 году (вероятно, во второй половине).

Вдобавок, если судить по публичным заявлениям TSMC и отказу Intel говорить о своих долгосрочных планах, похоже, отставание сохранится на годы вперёд. Тайваньская компания заявила, что планирует запустить усовершенствованную версию своей 7-нанометровой технологии, известную как 7-нм+ (с использованием EUV-литографии), в массовое производство в 2019 году. Вполне вероятно, что речь идёт уже о первой половине года.

Затем, в 2020 году, как заявляет TSMC, запланирован запуск массового производства кристаллов с использованием 5-нм технологии. Она обещает существенное сокращение площади чипов, а также некоторые улучшения в области производительности и энергопотребления по сравнению с её 7-нм и 7-нм+ техпроцессами. Учитывая, что Apple, как правило, входит в число первых клиентов в отношении передовых технологий TSMC, разумно ожидать, что тайваньская полупроводниковая кузница постарается наладить 5-нм производство к запуску очередных iPhone во второй половине 2020 года.

В то же время Intel почти ничего не сообщает о планах по освоению следующих за 10-нм норм (известных как 7-нм). Похоже, в ближайшие годы Intel поменяется местами с TSMC (а, возможно, также с Samsung и GlobalFoundries) и будет вынуждена действовать в условиях отставания от соперников на поколение в области производственных норм.

Если такое положение сохранится долго, то вне зависимости от превосходства продуктов Intel над конкурентами в области дизайна кристаллов, последние смогут компенсировать недостатки своих решений за счёт передовых норм. В итоге производственное отставание может вылиться в снижение привлекательности продуктов, потерю прибыли и сокращение доли рынка. Учитывая текущую ситуацию с усилением давления со стороны AMD и в целом снижение значимости архитектуры x86 на рынке ввиду мобильной революции, всё это крайне опасно.

Toshiba делает ставку на выпуск силовых полупроводников

Если верить аналитикам, тенденциям и здравому смыслу, то скоро моду на силовые полупроводники будут диктовать электромобили, хотя силовая домашняя электроника и солнечные электростанции также внесут свою лепту в процесс совершенствования электроники, связанной с эффективным электрическим питанием. Но электромобили как автономные системы будут играть главенствующую роль в вопросах совершенствования силовых полупроводников. Потери при питании и утечки (при преобразовании напряжения) недопустимы, и их необходимо минимизировать.

Беспроводная зарядная система BMW (BMW)

Беспроводная зарядная система BMW (BMW)

Сегодня эффективность силовых элементов неразрывно связана с поиском и использованием новых материалов и техпроцессов. Напомним, комитет JEDEC даже начал разрабатывать стандарт для силовой электроники будущего. Тем самым порог вхождения на рынок силовых чипов достаточно высокий, чтобы компании из Китая и даже Южной Кореи смогли вторгнуться на него и быстро подмять под себя. Львиную долю решений для него выпускают немецкие и американские игроки. Так, компании Infineon принадлежит 26,4 % рынка, а американской ON Semiconductor — 10 %. На третьем и четвёртом месте соответственно находятся японцы Mitsubishi Electric и Toshiba. Последняя приняла решение увеличить выпуск силовых полупроводников, чтобы компенсировать потерю выручки после продажи подразделения Toshiba Memory.

Силовые полупроводники занимают малую долю на мировом рынке полупроводников

Силовые полупроводники занимают малую долю на мировом рынке полупроводников

Выручка от продаж флеш-памяти ежегодно приносила Toshiba до 400 млрд иен ($3,6 млрд). Если вложения в производство силовых чипов себя оправдают, то к концу 2020 года Toshiba рассчитывает получать от данного направления ежегодно до 200 млрд иен. Эти ожидания соответствуют росту выручки на направлении на 25 % по состоянию на прошлый год. Но для наращивания продаж (и производства) необходимо вложить в следующие три года порядка 30 млрд иен или около $270 млн.

Новые материалы позволят существенно уменьшить размеры блоков питания (Toyota)

Новые материалы позволят существенно уменьшить размеры блоков питания (Toyota)

Запланированные инвестиции добавят к производственным линиям Toshiba на двух заводах в Японии и одном предприятии в Таиланде около 50 % мощностей. В основном это будут дискретные силовые полупроводники. Чистая прибыль от выпуска дискретных силовых чипов для производства Toshiba составляет около 10 %. Интегральные схемы на этом направлении приносят меньше. Поэтому компания пока не планирует развивать производство интегрированной силовой электроники.

DARPA мечтает радикально упростить проектирование чипов

Агентство DARPA перспективных исследований Министерства обороны США (Defense Advanced Research Projects Agency) запустило две исследовательские программы сроком на 4 года и стоимостью $100 млн. Программа уже привлекла 15 компаний и 200 исследователей. Целью проекта стали поиски пути, решений и инструментов для снижения барьера стоимости разработки чипов во всём их многообразии.

Кремниевая подложка с чипами, обработанная на линиях TSMC

Кремниевая подложка с чипами, обработанная на линиях TSMC

На сегодняшний день комплекс работ по разработке передовых однокристальных схем (SoC), включая подготовительные работы, дизайн, проверку проектов, прототипирование, верификацию инженерных образцов и исправление ошибок, оценивается в сумму около $300 млн, но уже через два года расходы на эти работы приблизятся к $500 млн. Подобные затраты оправданы для предельно массового производства, не говоря уже о сложности работ, которые доступны сравнительно небольшому кругу компаний-разработчиков. Проект DARPA призван существенно уменьшить эти затраты уже к 2020 году с наращиванием эффективности решений до 2022 года и в дальнейшем.

Формально проект состоит из двух программ и входит в новую инициативу «Возрождение Электроники в США» под контролем Конгресса США (Electronics Resurgence Initiative, ERI). Инициатива ERI представлена в конце июня. Она рассчитана на 5 лет и будет стоить $1,5 млрд. Агентство DARPA, как сказано выше, финансирует часть проекта в виде программ IDEAS и POSH. Программа POSH нацелена на создание открытых библиотек готовых к использованию блоков чипов, а программа IDEAS должна привести к появлению как открытых, так и коммерческих инструментов для автоматического дизайна и проверки схем, включая выполнение разводки печатных плат.

Динамика роста стоимости расходов на проектирование передовых SoC-чипов (DARPA)

Динамика роста стоимости расходов на проектирование передовых SoC-чипов (DARPA)

В случае успеха, проектирование и последующие операции по изготовлению чипов и плат обещают оказаться настолько недорогими, что станет реальностью производство сложной, но мелкосерийной продукции. То, что сегодня делают избранные, сидя на мешках с деньгами, завтра смогут делать зелёные выпускники ВУЗов. Или, например, для госорганов и военных можно будет выпускать недорогую, но при этом уникальную и защищённую электронику, что сегодня стоит нереальных денег. Нечто подобное сделано в мире программ, если вспомнить о распространении Linux. Было бы хорошо принести этот опыт в проектирование чипов.

Согласно предварительным планам, первыми плодами программ IDEAS и POSH можно будет воспользоваться в 2020 году. В этот период созданные с помощью новых и открытых инструментов чипы по энергоэффективности и производительности пока не смогут соревноваться с решениями, спроектированными с помощью традиционных (закрытых) инструментов. От новых инструментов ожидают хотя бы половины от энергоэффективности и производительности чипов, созданных по классическим схемам. Но к 2020 году открытые инструменты обещают настолько улучшиться, что перестанут уступать закрытым и проприетарным решениям.

Рост популярности к открытой процессорной архитетектуре RISC-V подтверждает курс на «окрытость» в отрасли

Рост популярности к открытой процессорной архитектуры RISC-V подтверждает курс на «открытость» в отрасли

Без сомнения, DARPA задумала благое дело. Только проблема кроется также в адаптации проектов под конкретное производство. Универсального техпроцесса или одинаковых производственных линий нет. Сегодня производители чипов используют либо уникальные «кремниевые» компиляторы, либо адаптированные компиляторы таких компаний, как Synopsys, Cadence или других разработчиков средств автоматического проектирования чипов. «Кремниевые» компиляторы для перевода электрической схемы в физические компоненты на кристалле могут быть условно двух типов: для стандартных (цифровых или логических) ячеек и для ячеек памяти (SRAM, MRAM или другого). Как всё это будет сочетаться с открытыми библиотеками и открытыми инструментами, остаётся только догадываться.

UMC покупает в Японии завод Fujitsu по обработке 300-мм кремниевых пластин

История компании Fujitsu как производителя полупроводников близка к своему завершению. Несколько лет назад компания не смогла самостоятельно разработать техпроцесс производства с нормами 40 нм и сначала разместила заказы на линиях тайваньской TSMC, а потом купила на него лицензию у другой тайваньской компании — UMC (United Microelectronics Corporation). Более того, в августе 2014 года Fujitsu в обмен на помощь по внедрению 40-нм производства на заводе компании в префектуре Миэ создала с компаний UMC совместное предприятие и продала ей 9,3 % акций СП с последующими планами увеличить эту долю до 15,9 % и, в конечном итоге, полностью передать завод на баланс UMC.

fujitsu.com

fujitsu.com

В пятницу этот день настал. Компания UMC выпустила пресс-релиз, в котором сообщила о договорённости с Fujitsu Semiconductor Limited выкупить оставшиеся 84,1 % акций СП Mie Fujitsu Semiconductor Limited (MIFS) и принадлежащего ему завода по обработке 300-мм кремниевых пластин. Сумма сделки составит 57,6 млрд иен или около $522 млн. Передача имущества должна начаться 1 января 2019 года после получения всех разрешительных документов от регуляторов заинтересованных сторон.

Завод MIFS добавит компании UMC не менее 28 000 300-мм пластин в месяц. Это существенное подкрепление производственным возможностям тайваньского контрактного чипмейкера, который располагает 300-мм заводами на Тайване и в Китае, и основа для противостояния напирающим снизу контрактным производствам Samsung и SMIC. Компании GlobalFoundries также не понравится усиление UMC, с которой она конкурирует за третье место на рынке контрактного производства.

Полупроводниковый завод компании UMC (UMC)

Полупроводниковый завод компании UMC (UMC)

Что же, UMC избрала единственно возможную в её положении тактику: скупать заводы у слабеющих японцев и вместе с китайцами строить заводы на материке. Денег на постройку новых заводов у неё нет, как и есть проблемы с освоением новейших техпроцессов.

Imec представил технологию, которая вдвое увеличит плотность размещения транзисторов

Imec продолжает радовать разработками, открывающими путь к производству полупроводников с нормами менее 5–3 нм. Среди прочих докладов на симпозиуме VLSI Technology 2018 разработчики центра рассказали о найденной серии технологических цепочек, которая позволит выпускать комплементарные пары полевых транзисторов с использованием технологических норм менее 3 нм (complementary FET, CFET). Процесс производства CFET по энергоэффективности и производительности транзисторов может в итоге превзойти техпроцесс FinFET применительно к технологическим нормам 3 нм. Более того, техпроцесс CFET открывает возможность уменьшить на 50 % размеры как стандартных (цифровых) ячеек, так и ячеек памяти SRAM.

Слева указаны варианты строения ячеек (стандартной и SRAM), а справа комплиментарная структура из двух транзисторов

Слева указаны варианты строения ячеек (стандартной и SRAM), а справа — предложенная Imec комплиментарная структура из двух транзисторов

Напомним, что на использовании комплементарных пар транзисторов базируется классические КМОП (CMOS) техпроцессы производства микросхем. Это транзисторы с разным типом проводимости (n и p), но идентичные или почти идентичные по параметрам. Разработчики Imec внесли смелое предложение создавать на кристалле комплиментарные транзисторы не рядом, а друг над другом. В предложенной Imec цепочке операций по обработке кремниевой пластины полевой транзистор n-типа (nFET) располагается над полевым транзистором p-типа (pFET).

Транзистор pFET выполнен в виде вертикального ребра (фактически FinFET), а транзистор nFET в виде вынесенной над ним наностраницы (по сути такого же ребра FinFET). Особая прелесть данной конструкции в том, что она создаётся в обычном техпроцессе, как для выпуска транзисторов FinFET. Анализ конструкции с помощью TCAD-инструментов доказывает, что производительность и потребление CFET, выпущенных с использованием 3-нм техпроцесса, превзойдёт показатели транзисторов FinFET в лучшую сторону. Тем не менее, есть проблема, с которой ещё придётся разобраться — это высокое паразитное сопротивление участка подключения истока к верхнему nFET-транзистору (происходит значительное падение напряжения Vss). Данную проблему можно решить, например, за счёт использования рутения в качестве проводника.

Что касается размера ячеек, то «цифровую» или стандартную ячейку в случае CFET удаётся свести к схеме с тремя активными рёбрами FinFET (три контактных площадки в первом слое металлизации), а ячейку SRAM — к схеме с четырьмя активными рёбрами FinFET. Современные же техпроцессы дают возможность создавать ячейку с 6 активными рёбрами и не меньше (6T). На картинке выше, поясним, показаны только активные рёбра FinFET. Рёбра-пустышки, которые разделяют активные FinFET, но не задействованы в схеме ячейки, на картинке заменены пустыми местами, но на кристалле они физически присутствуют и занимают место. «Двухэтажные» комплементарные транзисторы позволят с пользой использовать окружающую площадь. В этом с Imec согласны партнёры по программе разработки компании GlobalFoundries, Huawei, Intel, Micron, Qualcomm, Samsung, SK Hynix, Sony Semiconductor Solutions, TOSHIBA Memory, TSMC и Western Digital.

Для техпроцессов с нормами менее 5 нм Imec предложила «нанотранзистор»

К симпозиуму VLSI Technology 2018 бельгийский центр Imec подготовил два связанных документа, в которых раскрыл варианты производства транзисторных структур с технологическими нормами менее 5 нм. Данная разработка призвана преодолеть фундаментальное ограничение, связанное с необходимостью уменьшать размеры транзисторных элементов. По мере снижения размеров элементов, в частности — сечения транзисторных каналов, снижаются также максимально допустимые значения токов, которые можно пропускать через транзистор.

Схематическое изображение транзисторных каналов в поперечном сечении: FinFET, нанопровода, наностраницы

Схематическое изображение транзисторных каналов в поперечном сечении: а) FinFET, б) нанопровода, в) наностраницы

Чтобы продолжить уменьшать размеры транзисторов и не терять в производительности решений, Imec предлагает в качестве материала канала транзистора использовать не кремний, а германий. В первом документе исследователи с цифрами на руках доказали ценность практического использования германия в каналах полевых транзисторов с p-проводимостью (pFET) для техпроцессов с нормами менее 5 нм. При этом канал транзистора выполняется в виде нанопроводника (nanowire).

К сожалению, даже выполненный из германия один нанопроводной канал не может обеспечить достаточных токовых характеристик для транзисторов требуемой функциональности. Поэтому во втором документе исследователи рассказывают о кольцевых затворах вокруг нанопроводников-каналов (gate-all-around) и о технологии стековой компоновки каналов, когда каждый транзисторный канал представляет собой совокупность нескольких уложенных друг на друга нанопроводников-каналов каждый со своим кольцевым затвором. Суммарное сечение всех каналов оказывается достаточным, чтобы не создавать току высокого сопротивления. Также в такой стековой конструкции паразитная ёмкость оказывается меньше, чем если бы у транзистора был один общий канал.

Реальное изображение сечения транзисторных каналов с затворами вокруг наностраниц (IBM, техпроцесс 5 нм)

Реальное изображение сечения транзисторных каналов с затворами вокруг наностраниц (IBM, техпроцесс 5 нм)

Ещё одна тонкость заключается в том, что в качестве материала для канала используется не просто германий, а так называемый напряжённый германий. Это не новая технология, её для кремния используют все производители процессоров. Смысл этого действа — растянуть атомарную решётку материала и улучшить мобильность передвижения электронов. Тем самым германий, который и так обладает лучшей мобильностью электронов, чем кремний, становится ещё лучше.

Всё выше сказанное специалисты Imec воплотили в «железе», создав и продемонстрировав полевой транзистор p-типа с кольцевым затвором и каналом из нанопроводов. Правда, для этого была использована производственная платформа 14/16 нм. Но принцип понятен и он работает. Партнёрами центра по этой программе выступают компании GlobalFoundries, Huawei, Intel, Micron, Qualcomm, Samsung, SK Hynix, Sony Semiconductor Solutions, TOSHIBA Memory, TSMC и Western Digital, чьи имена говорят сами за себя.

TSMC может получить заказы Qualcomm на производство 7-нм чипов Snapdragon

Тайваньский ресурс Digitimes со ссылкой на свои отраслевые источники сообщает, что Qualcomm планирует заказать у TSMC производство своих будущих однокристальных систем. Сообщается, что полупроводниковая кузница сможет восстановить свой крупный контракт с американским поставщиком чипов уже в конце 2018 или в начале 2019 года за счёт быстрого освоения технологического процесса 7 нм FinFET.

Утверждается, что речь идёт о флагманских кристаллах следующего поколения, относящихся к семейству Snapdragon 800. Источники добавляют, что Qualcomm также будет заказывать у TSMC производство своих чипов связи 5G. 7-нм техпроцесс TSMC действительно весьма конкурентоспособен и, как сообщается, уже готов к массовому производству.

TSMC является давним партнёром Qualcomm, — сотрудничество компаний началось ещё в 2006 году, с печати 65-нм чипов, затем продлилось на 45-нм и 28-нм техпроцессы. Однако в последнее время объёмы заказов существенно сократились — большинство 14- и 10-нм кристаллов Snapdragon печаталось на мощностях корейской Samsung.

В отличие от Samsung, TSMC в освоении 7-нм норм опирается на отработанные литографические инструменты, и только после этого будет переходить на использование перспективных EUV-сканеров. За счёт этого ожидается, что количество продуктов на базе её техпроцесса CLN7FF, достигших стадии tapeout, превысит к концу года 50 и будет включать однокристальные системы (в том числе Apple A12), серверные CPU, графические и ИИ-ускорители, FPGA и сетевые процессоры. В частности, MediaTek заявила недавно, что её первый модем класса 5G, Helio M70, будет изготавливаться на предприятии TSMC с использованием 7-нм техпроцесса, а поставки конечных продуктов с ним начнутся в 2019 году.

Производство 10-нм DRAM памяти Micron пройдёт пять стадий

В преддверии симпозиума VLSI 2018 компания Micron Technology устами исполнительного вице-президента Скотта ДеБоера (Scott DeBoer) раскрыла планы по разработке новых техпроцессов производства памяти типа DRAM и 3D NAND. Начнём с оперативной памяти. Сообщается, что техпроцессы класса 10 нм пройдут пять стадий, три из которых ещё предстоит детально разработать. В настоящий момент компания массово выпускает микросхемы DRAM с использованием первого поколения техпроцесса класса 10 нм под кодовым именем 1Xnm (предположительно — это 17 нм). Во втором полугодии объёмы производства чипов с нормами 1Xnm начнут превышать объёмы производства DRAM класса 20 нм, постепенно вытесняя их из оборота.

Второе поколение техпроцесса класса 10 нм или 1Ynm уже разработано, а выпущенные с его помощью микросхемы DRAM проходят квалификационные тесты у партнёров Micron. Массовый выпуск микросхем оперативной памяти с нормами 1Ynm стартует до конца текущего года. Под кодовым именем 1Ynm может скрываться как 16-нм, так и 15-нм техпроцесс. В Micron этой информации не раскрывают.

Третье поколение техпроцесса класса 10 нм или 1Znm находится на стадии проектирования кристалла и в процессе проработки необходимых производственных операций. По слухам, это будут технологические нормы уровня 13 нм. Двумя следующими техпроцессами Micron станут техпроцессы 1α (альфа) и 1β (бета). Оба они, как понятно даже из названий, находятся на ранней стадии разработки. Техпроцессы 1α и 1β тоже будут относиться к классу 10 нм, но они могут опуститься ниже этой геометрической границы, хотя Micron не стала вводить кодовое имя класса 0Xnm. Как и компания Samsung, Micron также будет использовать в будущем сканеры диапазона EUV для производства памяти, но начнёт это делать ориентировочно с техпроцесса 1β.

Перспективные варианты по наращиванию плотности 3D NAND

Перспективные варианты по наращиванию плотности 3D NAND

Что касается многослойной памяти NAND (3D NAND), то Micron пообещала до конца календарного года приступить к производству 96-слойных 512-Гбит чипов. Поскольку ёмкость чипов не увеличится, кристаллы получатся рекордно малой для индустрии площади. В пересчёте на себестоимость кристаллов — это хорошая новость. Плохая новость заключается в том, что 96-слоёв невозможно создать в одном кристалле и новые чипы будут состоять из двух состыкованных друг с другом 48-слойных кристаллов.

96-слойная 3D NAND может быть составлена из двух 48-слойных кристаллов 3D NAND (International Memory Workshop 2018)

96-слойная 3D NAND может быть составлена из двух 48-слойных кристаллов 3D NAND (International Memory Workshop 2018)

Впрочем, компания Micron уже умеет собирать стеки из кристаллов 3D NAND. Если верить источникам, 64-слойная память 3D NAND уже выпускается как в виде монолитного кристалла, так и в виде стеков из двух 32-слойных кристаллов. Кстати, выпуск монолитных 64-слойных кристаллов открывает путь к относительно простому производству четвёртого поколения 3D NAND в виде 128-слойных микросхем.

Память 3D NAND может использовать разный тип ячеек: с ловушкой заряда или с плавающим затвором

Память 3D NAND может использовать разный тип ячеек: с ловушкой заряда или с плавающим затвором

Также Micron подтвердила, что в четвёртом поколении 3D NAND она откажется от ячейки NAND с плавающим затвором и перейдёт на ячейку NAND с ловушкой заряда. Как результат, пропускная способность 3D NAND памяти компании увеличится на 30 %, а потребление энергии в пересчёте на бит сохраняемых данных снизится на 40 %. Неплохо!

Кое-что новенькое: память SOT-MRAM можно выпускать в промышленных масштабах

Как мы знаем, энергонезависимую память STT-MRAM (spin-transfer torque MRAM) в настоящее время выпускает компания GlobalFoundries по проекту компании Everspin Technologies. Плотность 40-нм микросхем STT-MRAM составляет всего 256 Мбит (32 Мбайт), что выгодно компенсируется высокой скоростью работы и большей устойчивостью к разрушению во время операций очистки, чем в случае памяти NAND. Эти высокие качества STT-MRAM позволяют претендовать магниторезистивной памяти с записью данных с помощью переноса спинового момента (spin-transfer torque) на место в процессоре. Как минимум речь идёт о замене массивов SRAM на массивы STT-MRAM в качестве кеш-памяти третьего уровня (L3). А что же с кеш-памятью L1 и L2?

По мнению специалистов бельгийского исследовательского центра Imec, для использования магниторезистивной памяти MRAM в качестве энергонезависимого кеша первого и второго уровней память STT-MRAM подходит не очень хорошо. На эту роль претендует более совершенный вариант магниторезистивной памяти, а именно — SOT-MRAM (spin-orbit torque MRAM). Запись в ячейку SOT-MRAM также происходит спин-поляризованным током, но только в виде передачи вращательного момента, используя для этого спин-орбитальный момент электронов.

Принципиальная разница заключается в схеме управления туннельным переходом в составе ячейки памяти и в методе записи. Так, ячейка STT-MRAM представляет собой бутерброд из двух тонкоплёночных структур (разделённых диэлектриком), одна из которых имеет постоянную намагниченность, а вторая «свободную» — зависящую от поляризации приложенного тока. Запись и чтение данных из такой ячейки происходят одинаково при пропускании токов перпендикулярно через туннельный переход. Тем самым износ ячейки происходит как во время записи, так и во время чтения, хотя при чтении токи значительно меньше, чем при записи.

Ячейка с туннельным переходом SOT-MRAM, также содержащая свободный слой и слой с постоянной намагниченностью, записывается током, который движется вдоль туннельного перехода, а не через все слои. Изменение «геометрии» подачи тока, заявляют в Imec, значительно повышает как устойчивость ячейки к износу, так и скорость переключения слоя. При сравнении работы ячеек STT-MRAM и SOT-MRAM, выпущенных на одной и той же пластине типоразмера 300 мм, для SOT-MRAM устойчивость к износу превысила 5·1010, а скорость переключения ячейки (запись) снизилась с 5 нс до 210 пс (пикосекунд). Потребление при этом было на низком уровне, равном 300 пДж (пикоджоулей).

Особый шарм всей этой истории заключается в том, что в Imec показали возможность выпускать память SOT-MRAM на штатном оборудовании на 300-мм кремниевых подложках. Иначе говоря, на практическом уровне доказали возможность запуска массового производства памяти типа SOT-MRAM.

TSMC вложит $25 млрд в технологию производства следующего поколения

Корпорация Taiwan Semiconductor Manufacturing Company (TSMC) раскрыла объём инвестиций в методику производства микрочипов следующего поколения.

Фотографии Reuters

Фотографии Reuters

Сейчас TSMC занята внедрением передовой 7-нанометровой технологии. Соответствующие производственные линии будут выпускать продукцию для многих крупных заказчиков, включая NVIDIA, Qualcomm, Sony и Apple. Ожидается, что по итогам текущего года 7-нанометровые изделия составят около 10 % в общем объёме выхода продукции на предприятиях TSMC.

Вслед за 7-нанометровой методикой планируется переход на нормы 5 нанометров. Ранее говорилось, что TSMC организует рисковое производство таких изделий в следующем году.

Как теперь сообщает Reuters, инвестиции TSMC в 5-нанометровое производство составят $25 млрд. Подробностей о том, как и в какие сроки будут выделены эти средства, к сожалению, нет.

Нужно также отметить, что в дальнейшие планы TSMC входит развёртывание производства микрочипов с нормами 3 нанометра. Для этого компания построит новый завод, который расположится на Тайване в Тайнаньском научном парке (Tainan Science Park). 

7-нм EUV-техпроцесс Samsung обеспечит удвоенную энергоэффективность

На днях Samsung подтвердила планы использования сканеров EUV для выпуска DRAM. А во время конференции VLSI раскрыла подробности о своей 7-нм технологии, основанной на EUV. Новая литография предлагает широкий спектр преимуществ для чипов компании, которые, как ожидалось, могут появиться уже в Galaxy S10. Samsung собирается первой на рынке начать применение технологии EUV, сулящей ряд выгод по сравнению с традиционными инструментами, поставляемыми ASML или Nikon.

Первый коммерческий сканер ASML для EUV-литографии (NXE:3300B)

Первый коммерческий сканер ASML для EUV-литографии (NXE:3300B)

Сегодня литографические инструменты используют свет с длиной волны 193 нм. EUV (фотолитография в глубоком ультрафиолете) — следующее поколение инструментов печати чипов, оснащённых сканерами с длиной волны 13,5 нм. Например, новые сканеры уже позволили Samsung создать самые маленькие FinFET-транзисторы в мире. В целом новый 7-нм техпроцесс компании, как сообщает корейский производитель, позволяет на 40 % увеличить плотность логики чипов по сравнению с её 10-нм нормами, используемыми в Snapdragon 845 и Exynos 9810.

Это не единственное преимущество: Samsung говорит о повышении на 70 % точности фотошаблонов, что позволяет сократить количество циклов обработки и, соответственно, заметно снизить себестоимость. По сравнению со 193-нм сканерами новое EUV-оборудование от ASML также помогает быстрее наращивать долю выхода годных кристаллов, что тоже увеличивает экономию.

Уже сейчас корейский гигант добился производства 256-Мбит тестовых кристаллов SRAM с использованием 7-нм норм с долей выхода годных чипов более 50 процентов. Кроме того, компания отпечатала полностью работоспособную 7-нм однокристальную систему с четырёхъядерным CPU и шестиядерным GPU. Samsung говорит, что новые 7-нм нормы EUV обеспечивают рост производительности на 20–30 % или снижение энергопотребления на 30–50 % (то есть до двух раз).

К сожалению, процесс перехода от рискового производства в этом году до полноценной массовой печати кристаллов может занять у Samsung 12 месяцев и даже более. Другими словами, не стоит рассчитывать, что новый флагманский кристалл Samsung, который придёт на смену Exynos 9820, будет произведён с соблюдением 7-нм норм EUV. По-видимому, в Galaxy S10 будет использоваться чип на базе 8-нм LPP техпроцесса Samsung — такой же применяется якобы в производстве Snapdragon 730. Кстати, Samsung подтвердила, что может перевести чипы Qualcomm с 10-нм FinFET-печати на 8-нм техпроцесс, так что вполне можно ждать анонса ряда новых 8-нм процессоров Snapdragon.

Тем временем TSMC придерживается другого подхода в освоении 7-нм норм: тайваньская компания опирается на отработанные литографические инструменты вместо освоения ULV-сканеров. За счёт этого её техпроцесс CLN7FF уже готов к массовому производству, а к концу года ожидается, что количество 7-нм продуктов, достигших стадии tapeout, превысит 50 и будет включать однокристальные системы, серверные CPU, графические и ИИ-ускорители, FPGA и сетевые процессоры. Одним из них выступает, по слухам, Apple A12, который появится в новых iPhone.

У Samsung и SK Hynix проблемы с 18-нм производством DRAM

Тайваньский интернет-ресурс DigiTimes со ссылкой на местные источники сообщил, что компании Samsung и SK Hynix якобы испытывают проблемы с производством 18-нм чипов памяти типа DRAM (DDR4). В производстве техпроцесс с нормами 18 нм до сих пор ведёт себя нестабильно, отчего напрямую страдают объёмы выпуска этой дефицитной продукции. Ситуацию спасает лишь то, что уровень брака оказывается высоким только при производстве высокоплотной серверной памяти. Такая память проходит более тщательный отбор, чем память для настольных ПК и ноутбуков и чаще уходит в брак.

Если верить источнику, до возобновления стабильного производства американские и китайские производители серверных модулей памяти приостановили закупки 18-нм чипов DRAM у Samsung и SK Hynix. Компании Alibaba, Huawei, Lenovo и Tencent, например, переключились на закупки 20-нм микросхем DRAM. К счастью для нас, возникшая неопределённость не обещает привести к росту цен на память, а даже ускорит снижение оптовой стоимости памяти в третьем квартале. По мнению специалистов, не попавшие в серверы 18-нм чипы DRAM будут без проблем работать в настольных и мобильных компьютерах и не усугубят ситуацию с дефицитом этой продукции.

Восстановление уровня выхода годных 18-нм чипов памяти на заводах Samsung и SK Hynix может продлиться свыше двух месяцев. Для каждого из двух южнокорейских производителей 18-нм техпроцесс производства DRAM относится к первому поколению техпроцессов класса 10-нм. По идее с ним не должно быть проблем ни у Samsung, ни у SK Hynix. Тем не менее, о проблемах сообщают и ситуация на рынке памяти снова может измениться.

Samsung подтвердила планы использовать сканеры EUV для выпуска DRAM

Как сообщает интернет-ресурс News1 Korea, ответственный руководитель компании Samsung Electronics на днях подтвердил намерение производителя выпускать микросхемы оперативной памяти типа DRAM с использованием сканеров диапазона EUV (13,5 нм). Ранее о такой возможности уже сообщалось, но теперь прозвучал официальный комментарий Samsung. С помощью EUV-проекции предполагается выпускать 16-нм DRAM с началом коммерческого производства к 2020 году. Впоследствии с помощью EUV-проекции компания планирует также выпускать 17-нм память.

Первый коммерческий сканер ASML для EUV-литографии (NXE:3300B)

Первый коммерческий сканер ASML для EUV-литографии (NXE:3300B)

В настоящий момент, напомним, Samsung для выпуска микросхем памяти использует 193-нм сканеры. Компания уже приступила к производству DRAM с использованием второго поколения техпроцесса с нормами класса 10 нм (это 17-нм или 16-нм техпроцесс, тогда как первое поколение техпроцесса опиралось на 18-нм нормы). Как видим, компания прекрасно справляется с выпуском DRAM без перехода на EUV-сканеры. Для этого для изготовления критически важных слоёв она использует последовательно по четыре фотошаблона и четыре цикла обработки (технология Quadruple Patterning Technique, QPT). Кстати, она первой в мире применила четырёхкратную проекцию для выпуска памяти и снова станет первой, если начнёт выпускать память с помощью литографии EUV.

В идеальном случае сканеры диапазона EUV помогут сократить число производственных циклов (и фотошаблонов) для изготовления каждого слоя с четырёх циклов до одного. Это касается выпуска памяти 10-нм класса, для выпуска DRAM с нормами от 7 нм и ниже потребуется больше одного шаблона на слой. Попросту говоря, Samsung намерена существенно сократить затраты на производство DRAM практически без увеличения роста плотности записи.

Что касается конкурентов, то компания Micron разрабатывает 13-нм DRAM, которую рассчитывает начать выпускать с 2020 года в Японии на бывших заводах Elpida Memory. Будет ли она использовать для этого сканеры EUV, сейчас неизвестно, разработка техпроцесса только стартовала. Компания SK Hynix готовится выпускать в 2019 году DRAM с использованием техпроцесса с нормами 17 или 16 нм. Сканеры EUV она при этом использовать не будет. Поэтому существует ненулевая вероятность, что Samsung снова совершит маленькую революцию, первой начав выпускать чипы DRAM на ультрасовременном EUV-оборудовании.